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內(nèi)容簡介:　　本書本書共11章，分別是：數(shù)字邏輯概論，邏輯代數(shù)與硬件描述語言基礎(chǔ)，邏輯門電路，組合邏輯電路，鎖存器和觸發(fā)器，時序邏輯電路，半導體存儲器，CPLD和FPGA，脈沖波形的變換與產(chǎn)生，數(shù)模與模數(shù)轉(zhuǎn)換器，數(shù)字系統(tǒng)設(shè)計基礎(chǔ)。附錄中列出EDA工具QuartusⅡ9.0簡介，電氣簡圖用圖形符號——二進制邏輯單元（GB／T 4728.12—1996）簡介，常用邏輯符號對照表。

作者簡介:　　康華光，1925年8月出生于湖南衡山，現(xiàn)為華中科技大學教授、博士生導師。長期從事電子技術(shù)教學與生物醫(yī)學工程研究?？等A光教授1951年畢業(yè)于武漢大學電機工程學系并留校任教。1953年院系調(diào)整到華中科技大學（原華中工學院）工作至今。現(xiàn)任中國電子學會生物醫(yī)學電子學分會委員。曾任國家教委高校工科電工課程教學指導委員會副主任兼電子技術(shù)課程教學指導小組組長。由康華光主編的《電子技術(shù)基礎(chǔ)》（模擬、數(shù)字部分）；第1、2、3、4版（高等教育出版社，1979、1982、1988、1999年）曾先后于1988、1992、1996、2002年榮獲四次獎勵，含優(yōu)秀教材獎、優(yōu)秀教材特等獎、科技進步二等獎和優(yōu)秀教材一等獎。主持研究的“優(yōu)化電子技術(shù)基礎(chǔ)課程建設(shè)”項目獲1989年優(yōu)秀教學研究成果獎。在科研方面，康華光教授主要從事交叉學科的研究，如生物醫(yī)學信息的檢測與分析以及細胞電生理研究。建立了國內(nèi)個具有國際先進水平的細胞信使實驗室。主持了多項科研課題，開展國內(nèi)、國際交流與合作，成績卓著。培養(yǎng)了博士、碩士生40余名。發(fā)表了多篇學術(shù)論文和專著《膜片鉗技術(shù)及其應(yīng)用》（科學出版社，2002年）。

目錄:1 數(shù)字邏輯概論
1．1 數(shù)字信號與數(shù)字電路
1．1．1 數(shù)字技術(shù)的發(fā)展及其應(yīng)用
1．1．2 數(shù)字集成電路的分類及特點
1．1．3 模擬信號和數(shù)字信號
1．1．4 數(shù)字信號的描述方法
1．2 數(shù)制
1．2．1 十進制
1．2．2 二進制
1．2．3 十一二進制之間的轉(zhuǎn)換
1．2．4 十六進制和八進制
1．3 二進制數(shù)的算術(shù)運算
1．3．1 無符號二進制數(shù)的算術(shù)運算
1．3．2 帶符號二進制數(shù)的減法運算
1．4 二進制代碼
1．4．1 二-十進制碼
1．4．2 格雷碼
1．4．3 ASCⅡ碼
1．5 二值邏輯變量與基本邏輯運算
1．6 邏輯函數(shù)及其表示方法
1．6．1 邏輯函數(shù)的幾種表示方法
1．6．2 邏輯函數(shù)表示方法之間的轉(zhuǎn)換
小結(jié)
習題

2 邏輯代數(shù)與硬件描述語言基礎(chǔ)
2．1 邏輯代數(shù)的基本定律和規(guī)則
2．1．1 邏輯代數(shù)的基本定律和恒等式
2．1．2 邏輯代數(shù)的基本規(guī)則
2．2 邏輯函數(shù)表達式的形式
2．2．1 邏輯函數(shù)表達式的基本形式
2．2．2 最小項與最小項表達式
2．2．3 最大項與最大項表達式
2．3 邏輯函數(shù)的代數(shù)化簡法
2．3．1 邏輯函數(shù)的最簡形式
2．3．2 邏輯函數(shù)的代數(shù)化簡法
2．4 邏輯函數(shù)的卡諾圖化簡法
2．4．1 用卡諾圖表示邏輯函數(shù)
2．4．2 用卡諾圖化簡邏輯函數(shù)
2．5 硬件描述語言Verilog HDL基礎(chǔ)
2．5．1 Verilog語言的基本語法規(guī)則
2．5．2 變量的數(shù)據(jù)類型
2．5．3 運算符及其優(yōu)先級
2．5．4 Verilog內(nèi)部的基本門級元件
2．5．5 Verilog程序的基本結(jié)構(gòu)
2．5．6 邏輯功能的仿真與測試
小結(jié)
習題

3 邏輯門電路
3．1 邏輯門電路簡介
3．1．1 各種邏輯門電路系列簡介
3．1．2 開關(guān)電路
3．2 基本CMOS邏輯門電路
3．2．1 MOS管及其開關(guān)特性
3．2．2 CMOS反相器
3．2．3 其他基本CMOS邏輯門電路
3．2．4 CMOS傳輸門
3．3 CMOS邏輯門電路的不同輸出結(jié)構(gòu)及參數(shù)
3．3．1 CMOS邏輯門的保護和緩沖電路
3．3．2 CMOS漏極開路門和三態(tài)輸出門電路
3．3．3 CMOS邏輯門電路的重要技術(shù)參數(shù)
3．4 類NMOS和BiCMOS邏輯門電路
3．4．1 類NMOS門電路
3．4．2 BiCMOS門電路
3．5 TTL邏輯門電路
3．5．1 BJT的開關(guān)特性
3．5．2 TTL反相器的基本電路
3．5．3 改進型TTL門電路——抗飽和TTL門電路
3．5．4 TTL系列門電路特性參數(shù)比較
3．6 ECL邏輯門電路
3．7 邏輯描述中的幾個問題
3．7．1 正負邏輯問題
3．7．2 基本邏輯門的等效符號及其應(yīng)用
3．8 邏輯門電路使用中的幾個實際問題
3．8．1 各系列邏輯門電路之間的接口問題
3．8．2 邏輯門電路驅(qū)動其他負載時的接口
3．8．3 抗干擾措施
3．8．4 CMOS通用邏輯電路中的小尺寸邏輯和寬總線系列
3．9 用Verilog HDL描述CMOS門電路
3．9．1 CMOS門電路的Verilog建模
3．9．2 CMOS傳輸門電路的Verilog建模
小結(jié)
習題

4 組合邏輯電路
4．1 組合邏輯電路的分析
4．1．1 組合邏輯電路的定義
4．1．2 組合邏輯電路的分析方法
4．2 組合邏輯電路的設(shè)計
4．2．1 組合邏輯電路的設(shè)計過程
4．2．2 組合邏輯電路的優(yōu)化實現(xiàn)
4．3 組合邏輯電路中的競爭-冒險
4．3．1 產(chǎn)生競爭-冒險的原因
4．3．2 消去競爭-冒險的方法
4．4 若干典型的組合邏輯電路
4．4．1 編碼器
4．4．2 譯碼器／數(shù)據(jù)分配器
4．4．3 數(shù)據(jù)選擇器
4．4．4 數(shù)值比較器
4．4．5 算術(shù)運算電路
4．5 組合可編程邏輯器件
4．5．1 PLD的結(jié)構(gòu)、表示方法及分類
4．5．2 組合邏輯電路的PLD實現(xiàn)
4．6 用Verilog HDL描述組合邏輯電路
4．6．1 組合邏輯電路的行為級建模
4．6．2 分模塊、分層次的電路設(shè)計
小結(jié)
習題

5 鎖存器和觸發(fā)器
5．1 基本雙穩(wěn)態(tài)電路
5．2 SR鎖存器
5．2．1 基本SR鎖存器
5．2．2 門控SR鎖存器
5．3 D鎖存器
5．3．1 D鎖存器的電路結(jié)構(gòu)
5．3．2 典型的D鎖存器集成電路
5．3．3 D鎖存器的動態(tài)特性
5．4 觸發(fā)器的電路結(jié)構(gòu)和工作原理
5．4．1 主從D觸發(fā)器的電路結(jié)構(gòu)和工作原理
5．4．2 典型的主從D觸發(fā)器集成電路
5．4．3 主從D觸發(fā)器的動態(tài)特性
5．4．4 其他電路結(jié)構(gòu)的觸發(fā)器
5．5 觸發(fā)器的邏輯功能
5．5．1 D觸發(fā)器
5．5．2 JK觸發(fā)器
5．5．3 T觸發(fā)器
5．5．4 SR觸發(fā)器
5．5．5 D觸發(fā)器邏輯功能的轉(zhuǎn)換
5．6 用Verilog HDL描述鎖存器和觸發(fā)器
5．6．1 時序邏輯電路建?；A(chǔ)
5．6．2 鎖存器和觸發(fā)器的Verilog建模實例
小結(jié)
習題

6 時序邏輯電路
6．1 時序邏輯電路的基本概念
6．1．1 時序邏輯電路的基本結(jié)構(gòu)與分類
6．1．2 時序邏輯電路功能的表達
6．2 同步時序邏輯電路的分析
6．2．1 分析同步時序邏輯電路的一般步驟
6．2．2 同步時序邏輯電路分析舉例
6．3 同步時序邏輯電路的設(shè)計
6．3．1 設(shè)計同步時序邏輯電路的一般步驟
6．3．2 同步時序邏輯電路設(shè)計舉例
6．3．3 同步時序邏輯電路中的時鐘偏移
6．4 異步時序邏輯電路的分析
6．5 若干典型的時序邏輯電路
6．5．1 寄存器和移位寄存器
6．5．2 計數(shù)器
6．6 簡單的時序可編程邏輯器件GAL
6．6．1 GAL的結(jié)構(gòu)
6．6．2 GAL中的輸出邏輯宏單元
6．6．3 GAL的結(jié)構(gòu)控制字
6．7 用Verilog HDL描述時序邏輯電路
6．7．1 移位寄存器的Verilog建模
6．7．2 計數(shù)器的Verilog建模
6．7．3 狀態(tài)圖的Verilog建模
6．7．4 數(shù)字鐘的Verilog建模
小結(jié)
習題

7 半導體存儲器
7．1 只讀存儲器
7．1．1 ROM的基本結(jié)構(gòu)
7．1．2 二維譯碼與存儲陣列
7．1．3 可編程ROM
7．1．4 ROM讀操作實例
7．1．5 ROM應(yīng)用舉例
7．2 隨機存取存儲器
7．2．1 SRAM
7．2．2 同步SRAM
7．2．3 DRAM
7．2．4 存儲容量的擴展
7．2．5 RAM應(yīng)用舉例
小結(jié)
習題

8 CPLD和FPGA
8．1 復雜可編程邏輯器件（CPLD）簡介
8．2 現(xiàn)場可編程門陣列（FPCA）
8．2．1 FPGA中編程實現(xiàn)邏輯功能的基本原理
8．2．2 FPGA的結(jié)構(gòu)簡介
8．3 可編程邏輯器件開發(fā)過程簡介
8．4 用EDA技術(shù)和可編程器件的設(shè)計例題
小結(jié)
習題

9 脈沖波形的變換與產(chǎn)生
9．1 單穩(wěn)態(tài)觸發(fā)器
9．1．1 用門電路組成的單穩(wěn)態(tài)觸發(fā)器
9．1．2 集成單穩(wěn)態(tài)觸發(fā)器
9．1．3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
9．2 施密特觸發(fā)器
9．2．1 用門電路組成的施密特觸發(fā)器
9．2．2 集成施密特觸發(fā)器
9．2．3 施密特觸發(fā)器的應(yīng)用
9．3 多諧振蕩器
9．3．1 門電路組成的多諧振蕩器
9．3．2 用施密特觸發(fā)器構(gòu)成多諧振蕩器
9．3．3 石英晶體多諧振蕩器
9．4 555定時器及其應(yīng)用
9．4．1 555定時器
9．4．2 用555組成的施密特觸發(fā)器
9．4．3 用555組成的單穩(wěn)態(tài)觸發(fā)器
9．4．4 用555組成的多諧振蕩器
小結(jié)
習題

10 數(shù)模與模數(shù)轉(zhuǎn)換器
10．1 D／A轉(zhuǎn)換器
10．1．1 D／A轉(zhuǎn)換器的輸入／輸出特性及其結(jié)構(gòu)框圖
10．1．2 D／A轉(zhuǎn)換器的基本原理
10．1．3 倒T形電阻網(wǎng)絡(luò)D／A轉(zhuǎn)換器
10．1．4 權(quán)電流型D／A轉(zhuǎn)換器
10．1．5 權(quán)電容網(wǎng)絡(luò)D／A轉(zhuǎn)換器
10．1．6 D／A轉(zhuǎn)換器的輸出方式
10．1．7 D／A轉(zhuǎn)換器的主要技術(shù)指標
10．1．8 D／A轉(zhuǎn)換器的應(yīng)用
10．2 A／D轉(zhuǎn)換器
10．2．1 A／D轉(zhuǎn)換的一般工作過程
10．2．2 并行比較型A／D轉(zhuǎn)換器
10．2．3 逐次比較型A／D轉(zhuǎn)換器
10．2．4 雙積分式A／D轉(zhuǎn)換器
10．2．5 A／D轉(zhuǎn)換器的主要技術(shù)指標
10．2．6 集成A／D轉(zhuǎn)換器及其應(yīng)用
小結(jié)
習題
……
11 數(shù)字系統(tǒng)設(shè)計基礎(chǔ)
附錄A EDA工具QuartusⅡ9．0簡介
附錄B 電氣簡圖用圖形符號——二進制邏輯單元（GB／T4728．12-1996）簡介
附錄C 常用邏輯符號對照表
部分習題答案
索引（漢英對照）
參考文獻