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內(nèi)容簡介:　　《Verilog程序設(shè)計(jì)與EDA（第2版）》除緒論外共分9章，主要內(nèi)容包括：Verilog HDL的基本結(jié)構(gòu)與描述方式、Verilo HDL的基本要素、Verilog HDL的基本語句、組合電路設(shè)計(jì)、時(shí)序電路設(shè)計(jì)、仿真測試程序設(shè)計(jì)、組合電路設(shè)計(jì)實(shí)例、時(shí)序電路設(shè)計(jì)實(shí)例、EDA開發(fā)軟件等。書中選用了相當(dāng)數(shù)量的例題、實(shí)例，便于讀者聯(lián)系實(shí)際，舉一反三，學(xué)習(xí)運(yùn)用。
　　《Verilog程序設(shè)計(jì)與EDA（第2版）》可作為高等學(xué)校通信、電子工程、自動(dòng)控制、工業(yè)自動(dòng)化、檢測技術(shù)及電子技術(shù)應(yīng)用等相關(guān)電類專業(yè)本科和?？粕鶹erilog HDL、EDA課程的教材和教學(xué)參考書，也可作為相關(guān)工程技術(shù)人員的學(xué)習(xí)參考書。

作者簡介:

目錄:緒論
0.1 關(guān)于Verilog HDL
0.2 關(guān)于EDA

第1章 Verilog HDL的基本結(jié)構(gòu)與描述方式
1.1 基本結(jié)構(gòu)
1.2 描述方式
1.2.1 數(shù)據(jù)流描述方式
1.2.2 行為描述方式
1.2.3 結(jié)構(gòu)化描述方式
1.2.4 混合描述方式
思考與習(xí)題

第2章 VeriIog HDL的基本要素
2.1 標(biāo)識(shí)符（identifier）
2.2 格式與注釋
2.3 數(shù)據(jù)
2.3.1 常量
2.3.2 變量
2.3.3 Verilog HDL四種基本的值
2.4 數(shù)據(jù)類型
2.4.1 線網(wǎng)類型
2.4.2 寄存器類型
2.5 操作符
2.6 系統(tǒng)函數(shù)和系統(tǒng)任務(wù)
2.7 編譯預(yù)處理指令
思考與習(xí)題

第3章 Verilog HDL的基本語句
3.1 賦值語句
3.1.1 連續(xù)賦值語句和過程賦值語句
3.1.2 阻塞賦值語句和非阻塞賦值語句
3.2 塊語句
3.2.1 順序塊語句
3.2.2 并行塊語句
3.3 條件語句
3.3.1 ifelse語句
3.3.2 case語句
3.3.3 條件操作符構(gòu)成的語句
3.4 循環(huán)語句
3.4.1 forever循環(huán)語句
3.4.2 repeat循環(huán)
3.4.3 while循環(huán)
3.4.4 for循環(huán)
3.5 結(jié)構(gòu)說明語句
3.5.1 task（任務(wù)）
3.5.2 function（函數(shù)）
3.6 行為描述語句
3.6.1 initial語句
3.6.2 always語句
3.7 內(nèi)置門語句
3.7.1 多輸入門
3.7.2 多輸出門
3.7.3 使能門
3.7.4 上拉和下拉
3.8 內(nèi)置開關(guān)語句
3.8.1 mos開關(guān)
3.8.2 cmos開關(guān)
3.8.3 pass開關(guān)
3.8.4 pass en開關(guān)
3.9 用戶定義原語UDF
3.9.1 UDP的結(jié)構(gòu)
3.9.2 uDP的實(shí)例化應(yīng)用
3.9.3 組合電路UDP舉例
3.9.4 時(shí)序電路UDP舉例
3.10 force強(qiáng)迫賦信語句
3.11 specify延遲說明塊
3.12 關(guān)于Verilog-2001新增的一些特性
3.13 關(guān)于Verilog-2005
思考與習(xí)題

第4章 組合電路設(shè)計(jì)
4.1 簡單組合電路設(shè)計(jì)
4.1.1 表決電路
4.1.2 碼制轉(zhuǎn)換電路
4.1.3 比較器
4.1.4 譯碼器
4.2 復(fù)雜組合電路設(shè)計(jì)
4.2.1 多位比較器
4.2.2 多人表決器
4.2.3 8選1數(shù)據(jù)選擇器
4.2.4 一位全加（減）器
4.2.5 4位減法、加法器
4.2.6 3位、8位二進(jìn)制乘法器設(shè)計(jì)
思考與習(xí)題

第5章 時(shí)序電路設(shè)計(jì)
5.1 簡單時(shí)序電路設(shè)計(jì)
5.1.1 基本D觸發(fā)器
5.1.2 帶異步清0、異步置1的D觸發(fā)器
5.1.3 帶異步清0、異步置1的JK觸發(fā)器
5.1.4 鎖存器和寄存器
5.2 復(fù)雜時(shí)序電路設(shè)計(jì)
5.2.1 自由風(fēng)格設(shè)計(jì)
5.2.2 有限狀態(tài)機(jī)FSM
5.3 時(shí)序電路設(shè)計(jì)中的同步與異步
思考與習(xí)題

第6章 仿真測試程序設(shè)計(jì)
6.1 用Verilog HDL設(shè)計(jì)仿真測試程序
6.1.1 七段數(shù)碼管譯碼器測試模塊
6.1.2 分頻器測試模塊
6.1.3 阻塞賦值與非阻塞賦值的測試模塊
6.1.4 序列檢測器測試模塊
6.1.5 關(guān)于WARNING
6.1.6 關(guān)于測試模塊及其基本結(jié)構(gòu)
6.2 用ABEL-HDL設(shè)計(jì)仿真測試向量
6.2.1 ABEL-HDL測試向量
6.2.2 七段數(shù)碼管譯碼器測試向量
6.2.3 4位加法器測試向量
6.2.4 序列檢測器測試向量
6.2.5 變模計(jì)數(shù)器測試向量
6.3 Altera公司的Quartus II波形仿真
思考與習(xí)題

第7章 組合電路設(shè)計(jì)實(shí)例
7.1 編碼器
7.2 譯碼器
7.3 數(shù)據(jù)選擇器
7.4 數(shù)據(jù)分配器
7.5 數(shù)值比較器
7.6 通過EPM240開發(fā)板驗(yàn)證
組合電路
思考與習(xí)題

第8章 時(shí)序電路設(shè)計(jì)實(shí)例
8.1 序列檢測器
8.2 脈沖分配器
8.3 8路搶答器
8.4 數(shù)字跑表
8.5 交通燈控制系統(tǒng)
8.6 以2遞增的變模計(jì)數(shù)器
8.7 定時(shí)器的Verilog編程實(shí)現(xiàn)
8.8 ATM信元的接收及空信元的檢測系統(tǒng)
8.9 點(diǎn)陣漢字顯示系統(tǒng)
8.10 通過EPM240開發(fā)板驗(yàn)證的幾個(gè)時(shí)序電路
8.10.1 8個(gè)發(fā)光二極管按8位計(jì)數(shù)器規(guī)律循環(huán)顯示
8.10.2 第1個(gè)數(shù)碼管動(dòng)態(tài)顯示0～7
8.10.3 4個(gè)數(shù)碼管顯示3210
8.10.4 一段音樂演奏程序設(shè)計(jì)
思考與習(xí)題

第9章 EDA開發(fā)軟件
9.1 Xilinx公司的EDA開發(fā)軟件
9.1.1 Xilinx ISE Design Suite 13
9.1.2 Xilinx ISEl3應(yīng)用舉例
9.2 Lattice公司的EDA開發(fā)軟件
9.2.1 ispDesignEXPERT應(yīng)用
9.2.2 ispDesignEXPERT應(yīng)用舉例
9.2.3 ispLEVER Classic應(yīng)用
9.2.4 ispLEVER Classic應(yīng)用實(shí)例
9.2.5 Lattice Diamond簡介
9.3 Altera公司的EDA開發(fā)軟件
9.3.1 Quartus II簡介
9.3.2  Quartus II 9.0基本操作應(yīng)用
9.4 EDA開發(fā)軟件和Modelsim的區(qū)別
思考與習(xí)題

附錄1 Verilog關(guān)鍵字
附錄2 Nexys3 Digilent技術(shù)支持
附錄3 Nexys3開發(fā)板
附錄4 EPM240T1 00C5開發(fā)板

參考文獻(xiàn)