編輯推薦:

內(nèi)容簡(jiǎn)介:　　《數(shù)字電子技術(shù)基礎(chǔ)（第三版）》是根據(jù)電子技術(shù)的發(fā)展和我國(guó)高等教育發(fā)展的新形勢(shì)，在上一版的基礎(chǔ)上修訂編寫的。內(nèi)容覆蓋了教育部高等學(xué)校電子電氣基礎(chǔ)課程教學(xué)指導(dǎo)分委員會(huì)于2010年制定的“數(shù)字電子技術(shù)基礎(chǔ)課程教學(xué)基本要求”。
　　全書由數(shù)字邏輯基礎(chǔ)、邏輯代數(shù)、組合邏輯電路、鎖存器和觸發(fā)器、時(shí)序邏輯電路、硬件描述語言Verilog HDL、邏輯門電路、半導(dǎo)體存儲(chǔ)器、可編程邏輯器件、數(shù)模和模數(shù)轉(zhuǎn)換器、脈沖波形的產(chǎn)生與變換共2章組成。本次修訂內(nèi)容調(diào)整較大，特色如下：強(qiáng)調(diào)邏輯分析和設(shè)計(jì)所必須的基礎(chǔ)理論，弱化中、小規(guī)模集成電路的教學(xué)內(nèi)容，加強(qiáng)可編程邏輯器件、VerilogHDL和EDA軟件等現(xiàn)代數(shù)字設(shè)計(jì)的內(nèi)容。采用先“邏輯”后“電路”的思路安排教學(xué)內(nèi)容，突出重點(diǎn)。大部分章節(jié)新增設(shè)計(jì)舉例或應(yīng)用舉例，緊密聯(lián)系實(shí)踐；每一章節(jié)都增加了教學(xué)目標(biāo)和要求的說明，書末附有自我檢驗(yàn)題和部分習(xí)題答案。
　　《數(shù)字電子技術(shù)基礎(chǔ)（第三版）》可作為普通高等學(xué)校電氣類、自動(dòng)化類、電子信息類各專業(yè)和部分非電類專業(yè)“數(shù)字電子技術(shù)基礎(chǔ)”課程的教材，也可供從事電子技術(shù)工作的工程技術(shù)人員參考。
　　《數(shù)字電子技術(shù)基礎(chǔ)（第三版）》配有光盤，包含可供參考的多媒體教學(xué)課件（ppt）、部分章節(jié)仿真例題和仿真習(xí)題及其他資料。配套的習(xí)題解答同步發(fā)行。

作者簡(jiǎn)介:

目錄:1 數(shù)字邏輯基礎(chǔ)
1.1 數(shù)字電路與數(shù)字信號(hào)
1.1.1 數(shù)字電路的發(fā)展歷史及分類
1.1.2 模擬信號(hào)與數(shù)字信號(hào)
1.1.3 數(shù)字信號(hào)的描述方法
1.2 數(shù)制
1.2.1 十進(jìn)制數(shù)
1.2.2 二進(jìn)制數(shù)
1.2.3 十六進(jìn)制數(shù)與八進(jìn)制數(shù)
1.2.4 二進(jìn)制數(shù)的算術(shù)運(yùn)算
1.3 碼制
1.3.1 二一十進(jìn)制編碼
1.3.2 格雷碼
1.3.3 ASClI字符編碼
1.4 邏輯運(yùn)算及邏輯門
1.4.1 基本邏輯運(yùn)算及對(duì)應(yīng)的邏輯門
1.4.2 常用復(fù)合邏輯運(yùn)算及對(duì)應(yīng)的邏輯門
1.4.3 集成邏輯門電路簡(jiǎn)介
1.5 使用邏輯門的電路舉例
小結(jié)
自我檢驗(yàn)題
習(xí)題

2 邏輯代數(shù)
2.1 邏輯代數(shù)的基本公式和規(guī)則
2.1.1 邏輯代數(shù)的基本公式
2.1.2 邏輯代數(shù)的基本規(guī)則
2.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法
2.2.1 邏輯函數(shù)的最簡(jiǎn)形式
2.2.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法
2.3 邏輯函數(shù)表達(dá)式的兩種標(biāo)準(zhǔn)形式
2.3.1 最小項(xiàng)與最小項(xiàng)表達(dá)式
2.3.2 最大項(xiàng)與最大項(xiàng)表達(dá)式
2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法
2.4.1 用卡諾圖表示邏輯函數(shù)
2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù)
2.4.3 含無關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn)
2.4.4 多輸出邏輯函數(shù)的化簡(jiǎn)
2.5 邏輯函數(shù)應(yīng)用中的幾個(gè)問題
2.5.1 正邏輯與負(fù)邏輯
2.5.2 邏輯符號(hào)的等效變換
小結(jié)
自我檢驗(yàn)題
習(xí)題

3 組合邏輯電路
3.1 概述
3.2 組合邏輯電路的分析
3.3 組合邏輯電路的設(shè)計(jì)
3.4 常用組合邏輯電路
3.4.1 編碼器
3.4.2 譯碼器／數(shù)據(jù)分配器
3.4.3 數(shù)據(jù)選擇器
3.4.4 數(shù)值比較器
3.4.5 加法器
3.5 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)
3.5.1 競(jìng)爭(zhēng)一冒險(xiǎn)現(xiàn)象及產(chǎn)生的原因
3.5.2 消去競(jìng)爭(zhēng)一冒險(xiǎn)的方法
3.6 應(yīng)用舉例：汽車尾燈控制電路
3.6.1 電路的組成及其功能
3.6.2 工作原理
小結(jié)
自我檢驗(yàn)題
習(xí)題

4 鎖存器和觸發(fā)器
4.1 雙穩(wěn)態(tài)電路的基本特性
4.2 鎖存器
4.2.1 基本SR鎖存器
4.2.2 門控SR鎖存器
4.2.3 門控D鎖存器
4.3 觸發(fā)器的電路結(jié)構(gòu)和工作原理
4.3.1 主從D觸發(fā)器
4.3.2 維持阻塞D觸發(fā)器
4.3.3 有清零輸入和預(yù)置輸入的D觸發(fā)器
4.3.4 帶使能端的D觸發(fā)器
4.4 觸發(fā)器的邏輯功能
4.4.1 D觸發(fā)器
4.4.2 JK觸發(fā)器
4.4.3 T觸發(fā)器
4.4.4 T觸發(fā)器
4.5 觸發(fā)器的時(shí)間參數(shù)分析
4.6 觸發(fā)器的應(yīng)用實(shí)例
小結(jié)
自我檢驗(yàn)題
習(xí)題

5 時(shí)序邏輯電路
5.1 概述
5.1.1 時(shí)序邏輯電路的基本結(jié)構(gòu)及特點(diǎn)
5.1.2 時(shí)序邏輯電路的分類
5.1.3 時(shí)序電路邏輯功能的描述
5.2 時(shí)序邏輯電路的分析
5.2.1 同步時(shí)序邏輯電路分析的一般步驟
5.2.2 同步時(shí)序邏輯電路的分析舉例
5.2.3 異步時(shí)序邏輯電路的分析舉例
5.3 同步時(shí)序邏輯電路的設(shè)計(jì)
5.3.1 同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟
5.3.2 同步時(shí)序邏輯電路設(shè)計(jì)舉例
5.4 寄存器和移位寄存器
5.4.1 寄存器
5.4.2 移位寄存器
5.4.3 集成移位寄存器及其應(yīng)用
5.5 計(jì)數(shù)器
5.5.1 異步計(jì)數(shù)器
5.5.2 同步計(jì)數(shù)器
5.5.3 集成計(jì)數(shù)器及其應(yīng)用
5.6 應(yīng)用舉例：會(huì)客廳多路照明燈控制電路
小結(jié)
自我檢驗(yàn)題
習(xí)題

6 硬件描述語言VerilogHDL
6.1 概述
6.2 VerilogHDL程序的基本結(jié)構(gòu)
6.2.1 簡(jiǎn)單VerilogHDL程序?qū)嵗?
6.2.2 VerilogHDL程序的基本結(jié)構(gòu)
6.3 VerilogHDL基本語法規(guī)則
6.3.1 詞法規(guī)定
6.3.2 邏輯值集合
6.3.3 常量及其表示
6.3.4 數(shù)據(jù)類型
6.4 VerilogHDL結(jié)構(gòu)級(jí)建模
6.4.1 多輸入門
……
7 邏輯門電路
8 半導(dǎo)體存儲(chǔ)器
9 可編程邏輯器件
10 數(shù)模和模數(shù)轉(zhuǎn)換器
11 脈沖波形的產(chǎn)生與變換
附錄A ASCII碼中的控制字符
附錄B EDA工具QuartusⅡ
自我檢驗(yàn)題、部分習(xí)題答案
參考文獻(xiàn)