編輯推薦:

本書使讀者能迅速了解并掌握EDA 技術(shù)的基本理論和工程開發(fā)實(shí)用技術(shù)，為后續(xù)的深入學(xué)習(xí)和發(fā)展打下堅(jiān)實(shí)的理論與實(shí)踐基礎(chǔ)。筆者依據(jù)高校課堂教學(xué)和實(shí)驗(yàn)操作的規(guī)律與要求，并以提高學(xué)生的實(shí)際工程設(shè)計(jì)能力和自主創(chuàng)新能力為目的，合理編排全書內(nèi)容。書中列舉的Verilog HDL 示例都經(jīng)編譯通過或經(jīng)硬件測試通過。
　　本書主要面向高等院校本、?？频腅DA 技術(shù)和Verilog HDL 語言基礎(chǔ)課，同時也可作為電子設(shè)計(jì)競賽、FPGA 開發(fā)應(yīng)用的自學(xué)參考書。與此教材配套的還有 CAI 教學(xué)課件、實(shí)驗(yàn)指導(dǎo)課件、實(shí)驗(yàn)源程序和實(shí)驗(yàn)設(shè)計(jì)項(xiàng)目相關(guān)的詳細(xì)技術(shù)資料等，讀者都可免費(fèi)索取。

內(nèi)容簡介:　　本書系統(tǒng)地介紹了EDA 技術(shù)和Verilog HDL 硬件描述語言，將Verilog HDL 的基礎(chǔ)知識、編程技巧和實(shí)用方法與實(shí)際工程開發(fā)技術(shù)在Quartus II 上很好地結(jié)合起來，使讀者通過本書的學(xué)習(xí)能迅速了解并掌握EDA 技術(shù)的基本理論和工程開發(fā)實(shí)用技術(shù)，為后續(xù)的深入學(xué)習(xí)和發(fā)展打下堅(jiān)實(shí)的理論與實(shí)踐基礎(chǔ)。
　　筆者依據(jù)高校課堂教學(xué)和實(shí)驗(yàn)操作的規(guī)律與要求，并以提高學(xué)生的實(shí)際工程設(shè)計(jì)能力和自主創(chuàng)新能力為目的，合理編排全書內(nèi)容。全書共分為7 個部分：EDA 技術(shù)的概述、Verilog HDL 語法知識及其實(shí)用技術(shù)、Quartus II 及LPM 宏模塊的詳細(xì)使用方法、有限狀態(tài)機(jī)設(shè)計(jì)技術(shù)、16 位實(shí)用CPU 設(shè)計(jì)技術(shù)及創(chuàng)新實(shí)踐項(xiàng)目、基于ModelSim 的Test Bench 仿真技術(shù)，以及基于MATLAB 和DSP Builder 平臺的EDA 設(shè)計(jì)技術(shù)及大量實(shí)用系統(tǒng)設(shè)計(jì)示例。除個別章節(jié)外，大多數(shù)章節(jié)都安排了相應(yīng)的習(xí)題和大量針對性強(qiáng)的實(shí)驗(yàn)與設(shè)計(jì)項(xiàng)目。書中列舉的Verilog HDL 示例都經(jīng)編譯通過或經(jīng)硬件測試通過。
　　本書主要面向高等院校本、?？频腅DA 技術(shù)和Verilog HDL 語言基礎(chǔ)課，推薦作為電子工程、通信、工業(yè)自動化、計(jì)算機(jī)應(yīng)用技術(shù)、電子對抗、儀器儀表、數(shù)字信號或圖像處理等學(xué)科專業(yè)和相關(guān)實(shí)驗(yàn)指導(dǎo)課的教材用書或主要參考書，同時也可作為電子設(shè)計(jì)競賽、FPGA 開發(fā)應(yīng)用的自學(xué)參考書。與此教材配套的還有 CAI 教學(xué)課件、實(shí)驗(yàn)指導(dǎo)課件、實(shí)驗(yàn)源程序和實(shí)驗(yàn)設(shè)計(jì)項(xiàng)目相關(guān)的詳細(xì)技術(shù)資料等，讀者都可免費(fèi)索取。

目錄:第 1 章概述 1
1.1 EDA 技術(shù)  1
1.2 EDA 技術(shù)應(yīng)用對象  2
1.3 常用的硬件描述語言  4
1.4 EDA 技術(shù)的優(yōu)勢  6
1.5 面向FPGA 和CPLD 的開發(fā)流程  7
1.5.1 設(shè)計(jì)輸入  7
1.5.2 綜合  8
1.5.3 適配（布線布局）  10
1.5.4 仿真  10
1.5.5 RTL 描述  11
1.6 可編程邏輯器件  11
1.6.1 PLD 的分類  11
1.6.2 PROM 可編程原理  12
1.6.3 GAL  14
1.7 CPLD 的結(jié)構(gòu)與可編程原理  16
1.8 FPGA 的結(jié)構(gòu)與工作原理  18
1.8.1 查找表邏輯結(jié)構(gòu)  18
1.8.2 Cyclone 4E 系列器件的結(jié)構(gòu)原理  19
1.8.3 內(nèi)嵌Flash 的FPGA 器件  22
1.9 硬件測試技術(shù)  22
1.9.1 內(nèi)部邏輯測試  22
1.9.2 JTAG 邊界掃描測試 23
1.10 編程與配置  23
1.11 Quartus II  25
1.12 IP 核  26
1.13 EDA 的發(fā)展趨勢  27
習(xí)題  28
第2 章程序結(jié)構(gòu)與數(shù)據(jù)類型 29
2.1 Verilog 程序結(jié)構(gòu)  29
2.1.1 Verilog 模塊的表達(dá)方式  30 2.1.2 Verilog 模塊的端口信號名和端口模式  30
2.1.3 Verilog 信號類型定義  31
2.1.4 Verilog 模塊功能描述  32
2.2 Verilog 的數(shù)據(jù)類型  32
2.2.1 net 網(wǎng)線類型  33
2.2.2 wire 網(wǎng)線型變量的定義方法  33
2.2.3 register 寄存器類型  34
2.2.4 reg 寄存器型變量的定義方法  34
2.2.5 integer 類型變量的定義方法  35
2.2.6 存儲器類型  35
2.3 Verilog 文字規(guī)則  37
2.3.1 Verilog 的4 種邏輯狀態(tài)  37
2.3.2 Verilog 的數(shù)字表達(dá)形式  37
2.3.3 數(shù)據(jù)類型表示方式  38
2.3.4 常量 . 38
2.3.5 標(biāo)識符、關(guān)鍵詞及其他文字規(guī)則 . 40
2.3.6 參數(shù)定義關(guān)鍵詞parameter 和localparam 的用法  41
習(xí)題  42
第3 章行為語句  43
3.1 過程語句  43
3.1.1 always 語句  43
3.1.2 always 語句在D 觸發(fā)器設(shè)計(jì)中的應(yīng)用  45
3.1.3 多過程應(yīng)用與異步時序電路設(shè)計(jì)  45
3.1.4 簡單加法計(jì)數(shù)器的Verilog 表述  46
3.1.5 initial 語句  47
3.2 塊語句  49
3.3 case 條件語句  49
3.4 if 條件語句  51
3.4.1 if 語句的一般表述形式  51
3.4.2 基于if 語句的組合電路設(shè)計(jì)  52
3.4.3 基于if 語句的時序電路設(shè)計(jì)  53
3.4.4 含異步復(fù)位和時鐘使能的D 觸發(fā)器的設(shè)計(jì)  55
3.4.5 含同步復(fù)位控制的D 觸發(fā)器的設(shè)計(jì)  56
3.4.6 含清零控制的鎖存器的設(shè)計(jì)  57
3.4.7 時鐘過程表述的特點(diǎn)和規(guī)律  58
3.4.8 實(shí)用加法計(jì)數(shù)器設(shè)計(jì)  59
3.4.9 含同步預(yù)置功能的移位寄存器設(shè)計(jì)  61 3.4.10 關(guān)注if 語句中的條件指示  62
3.5 過程賦值語句  63
3.6 循環(huán)語句  64
3.6.1 for 語句  64
3.6.2 while 語句  65
3.6.3 repeat 語句  66
3.6.4 forever 語句  67
3.7 任務(wù)與函數(shù)語句  67
習(xí)題  69
第4 章 FPGA 硬件實(shí)現(xiàn)  71
4.1 代碼編輯輸入和系統(tǒng)編譯  71
4.1.1 編輯和輸入設(shè)計(jì)文件  71
4.1.2 創(chuàng)建工程  72
4.1.3 約束項(xiàng)目設(shè)置  73
4.1.4 全程綜合與編譯  75
4.1.5 RTL 圖觀察器應(yīng)用  76
4.2 時序仿真測試  77
4.3 硬件測試  80
4.3.1 引腳鎖定  80
4.3.2 編譯文件下載  82
4.3.3 通過JTAG 口對配置芯片進(jìn)行間接編程  83
4.3.4 USB-Blaster 驅(qū)動程序安裝方法  84
4.4 電路原理圖設(shè)計(jì)流程  85
4.4.1 設(shè)計(jì)一個半加器  85
4.4.2 完成全加器頂層設(shè)計(jì)  87
4.4.3 對全加器進(jìn)行時序仿真和硬件測試  87
4.5 利用屬性表述實(shí)現(xiàn)引腳鎖定  88
4.6 SignalTap II 的用法  90
4.7 編輯SignalTap II 的觸發(fā)信號  95
4.8 安裝Quartus II 13.1 說明  95
習(xí)題  100
實(shí)驗(yàn)與設(shè)計(jì)  100
實(shí)驗(yàn)4-1 多路選擇器設(shè)計(jì)實(shí)驗(yàn)  100
實(shí)驗(yàn)4-2 十六進(jìn)制7 段數(shù)碼顯示譯碼器設(shè)計(jì)  101
實(shí)驗(yàn)4-3 8 位硬件乘法器設(shè)計(jì)實(shí)驗(yàn)  102
實(shí)驗(yàn)4-4 應(yīng)用宏模塊設(shè)計(jì)數(shù)字頻率計(jì)  103
實(shí)驗(yàn)4-5 計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn) . 107實(shí)驗(yàn)4-6 數(shù)碼掃描顯示電路設(shè)計(jì)  107
實(shí)驗(yàn)4-7 半整數(shù)與奇數(shù)分頻器設(shè)計(jì)  108
第5 章運(yùn)算符與結(jié)構(gòu)描述語句  110
5.1 運(yùn)算操作符  110
5.1.1 按位邏輯操作符  110
5.1.2 邏輯運(yùn)算操作符  111
5.1.3 算術(shù)運(yùn)算操作符  111
5.1.4 關(guān)系運(yùn)算操作符  112
5.1.5 BCD 碼加法器設(shè)計(jì)示例  113
5.1.6 縮位操作符  114
5.1.7 并位操作符  114
5.1.8 移位操作符用法  115
5.1.9 移位操作符用法示例  115
5.1.10 條件操作符  116
5.2 連續(xù)賦值語句  117
5.3 例化語句  118
5.3.1 半加器設(shè)計(jì)  118
5.3.2 全加器設(shè)計(jì)  119
5.3.3 Verilog 例化語句及其用法  119
5.4 參數(shù)傳遞語句應(yīng)用  121
5.5 用庫元件實(shí)現(xiàn)結(jié)構(gòu)描述  122
5.6 編譯指示語句  124
5.6.1 宏定義命令語句  124
5.6.2 文件包含語句 'include  125
5.6.3 條件編譯命令語句'ifdef、'else、'endif  125
5.7 keep 屬性應(yīng)用  126
5.8 SignalProbe 使用方法  128
習(xí)題  130
實(shí)驗(yàn)與設(shè)計(jì)  131
實(shí)驗(yàn)5-1 高速硬件除法器設(shè)計(jì)實(shí)驗(yàn)  131
實(shí)驗(yàn)5-2 不同類型的移位寄存器設(shè)計(jì)實(shí)驗(yàn)  132
實(shí)驗(yàn)5-3 基于Verilog 代碼的頻率計(jì)設(shè)計(jì)  132
實(shí)驗(yàn)5-4 8 位加法器設(shè)計(jì)實(shí)驗(yàn)  133
實(shí)驗(yàn)5-5 VGA 彩條信號顯示控制電路設(shè)計(jì)  134
第6 章 LPM宏模塊用法 138
6.1 調(diào)用計(jì)數(shù)器宏