編輯推薦:　　本書可作為高等院校計(jì)算機(jī)、自動(dòng)化、電子工程及相關(guān)專業(yè)“數(shù)字邏輯”課程的教材，也可作為從事相關(guān)工作的工程技術(shù)人員的參考書。

內(nèi)容簡介:　　本書全書共分8章和兩個(gè)附錄，第1章是邏輯電路導(dǎo)論，第2章介紹門電路的物理實(shí)現(xiàn)和特性，第3～4章介紹各種組合邏輯電路及其優(yōu)化實(shí)現(xiàn)，第5章介紹觸發(fā)器和寄存器，第6章介紹同步時(shí)序電路，第7章介紹異步時(shí)序電路，第8章以實(shí)例介紹數(shù)字系統(tǒng)的特點(diǎn)和設(shè)計(jì)方法，附錄A介紹EDA工具Quartus Ⅱ，附錄B介紹硬件描述語言VHDL。本書附有光盤，其中包含QuartusⅡ網(wǎng)絡(luò)版安裝軟件、本書中的圖片、表格以及VHDL源代碼，方便學(xué)生學(xué)習(xí)和教師制作課件。
　　本書的特點(diǎn)是引入電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation，EDA）工具和硬件描述語言VHDL，使理論教學(xué)和上機(jī)實(shí)踐相結(jié)合，使學(xué)習(xí)基本原理和掌握設(shè)計(jì)方法相結(jié)合。
　　本書可作為高等院校計(jì)算機(jī)、自動(dòng)化、電子工程及相關(guān)專業(yè)“數(shù)字邏輯”課程的教材，也可作為從事相關(guān)工作的工程技術(shù)人員的參考書。

作者簡介:　　薛宏熙，清華大學(xué)計(jì)算機(jī)系教授。1962年畢業(yè)于清華大學(xué)自動(dòng)控制系，畢業(yè)后在清華大學(xué)任教，其中1985年至1986年作為訪問學(xué)者在加拿大多倫多大學(xué)進(jìn)修。研究方向?yàn)閿?shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化，包括模擬、邏輯綜合、高層次綜合、形式驗(yàn)證、軟硬件協(xié)同設(shè)計(jì)、系統(tǒng)芯片設(shè)計(jì)工具研究等。講授過的課程有：數(shù)字邏輯、計(jì)算機(jī)原理、計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、數(shù)字系統(tǒng)自動(dòng)設(shè)計(jì)、VHDL與集成電路設(shè)計(jì)等。出版著作有《計(jì)算機(jī)組成與設(shè)計(jì)》、《數(shù)字系統(tǒng)計(jì)算機(jī)輔助設(shè)計(jì)》、《數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化》等，譯著有《用Spec C做系統(tǒng)設(shè)計(jì)》、《VHDL簡明教程》、《用VHDL設(shè)計(jì)電子線路》、《數(shù)字邏輯與VHDL設(shè)計(jì)》等。

目錄:第1章　邏輯電路導(dǎo)論
1.1　開關(guān)電路數(shù)學(xué)表示方法初步
1.1.1　真值表
1.1.2　二進(jìn)制編碼
1.1.3　真值表的常見形式
1.1.4　分析與綜合

1.2　邏輯代數(shù)
1.2.1　邏輯代數(shù)的基本運(yùn)算
1.2.2　邏輯函數(shù)
1.2.3　邏輯代數(shù)的基本公式和運(yùn)算規(guī)則

1.3　用與門、或門和非門進(jìn)行邏輯綜合
1.4　公式法化簡邏輯函數(shù)
1.5　卡諾圖
1.5.1　卡諾圖是真值表的圖形表示
1.5.2　用卡諾圖化簡邏輯函數(shù)
1.5.3　概念提升

1.6　邏輯函數(shù)的標(biāo)準(zhǔn)形式
1.6.1　函數(shù)的“積之和”表達(dá)式
1.6.2　函數(shù)的“和之積”表達(dá)式
1.6.3　兩種表達(dá)形式的互換
1.6.4　包含無關(guān)項(xiàng)的邏輯函數(shù)的化簡

1.7　表格法化簡邏輯函數(shù)
1.7.1　求質(zhì)蘊(yùn)含項(xiàng)集合
1.7.2　求最小覆蓋
1.7.3　表格法小結(jié)
1.8　解題示例
（本章小結(jié)）
（習(xí)題）

第2章　數(shù)字集成電路的基本元件－門電路
2.1　概述
2.2　TTL集成門電路
2.2.1　TTL與非門簡介
2.2.2　TTL與非門的外特性及其參數(shù)
2.2.3　集電極開路的與非門
2.2.4　TTL三態(tài)門

2.3　MOS場效應(yīng)晶體管
2.4　MOS門電路
2.4.1　NMOS門電路
2.4.2　CMOS門電路
2.4.3　其他類型的CMOS門電路
2.4.4　CMOS邏輯門電性能分析
2.4.5　不同類型邏輯門的配合問題

2.5　74系列中小規(guī)模集成電路芯片
2.6　可編程邏輯器件
2.6.1　可編程邏輯陣列PLA
2.6.2　可編程陣列邏輯PAL和GAL
2.6.3　復(fù)雜可編程器件
2.6.4　現(xiàn)場可編程門陣列
2.6.5　可編程開關(guān)的物理實(shí)現(xiàn)
2.6.6　CPLD和FPGA特點(diǎn)比較
（本章小結(jié)）
（習(xí)題）

第3章　組合邏輯電路的優(yōu)化實(shí)現(xiàn)
3.1　組合邏輯電路的特點(diǎn)與優(yōu)化實(shí)現(xiàn)
3.2　單輸出函數(shù)和多輸出函數(shù)
3.2.1　多輸出函數(shù)的化簡
3.2.2　多輸出函數(shù)的優(yōu)化實(shí)現(xiàn)
3.2.3　用EDA工具優(yōu)化實(shí)現(xiàn)組合邏輯電路示例

3.3　多級(jí)邏輯電路的綜合
3.3.1　提取公因子
3.3.2　功能分解

3.4　組合邏輯電路積木塊
3.4.1　多路選擇器
3.4.2　用LUT構(gòu)建更大規(guī)模的組合邏輯電路
3.4.3　編碼器
3.4.4　譯碼器
3.4.5　數(shù)值比較器
3.4.6　算術(shù)邏輯運(yùn)算電路

3.5　組合邏輯電路中的競爭和險(xiǎn)象
3.5.1　險(xiǎn)象的分析
3.5.2　險(xiǎn)象的消除
3.6　解題示例
（本章小結(jié)）
（習(xí)題）

第4章　數(shù)的表示方法和算術(shù)運(yùn)算電路
4.1　數(shù)制和編碼
4.1.1　數(shù)的位置表示法
4.1.2　二進(jìn)制數(shù)和十進(jìn)制數(shù)的相互轉(zhuǎn)換
4.1.3　八進(jìn)制數(shù)的二進(jìn)制編碼
4.1.4　十六進(jìn)制數(shù)的二進(jìn)制編碼
4.1.5　十進(jìn)制數(shù)的二進(jìn)制編碼
4.1.6　格雷碼
4.1.7　字符編碼
4.1.8　奇偶校驗(yàn)碼

4.2　無符號(hào)數(shù)的加法運(yùn)算
4.2.1　二進(jìn)制整數(shù)的加法運(yùn)算
4.2.2　BCD碼形式的十進(jìn)制數(shù)加法運(yùn)算

4.3　有符號(hào)數(shù)的表示方法和算術(shù)運(yùn)算
4.3.1　二進(jìn)制定點(diǎn)數(shù)的原碼表示形式
4.3.2　二進(jìn)制定點(diǎn)數(shù)的補(bǔ)碼表示形式和加減運(yùn)算
4.3.3　二進(jìn)制定點(diǎn)數(shù)的反碼表示形式和加減運(yùn)算
4.4　用EDA工具設(shè)計(jì)算術(shù)運(yùn)算電路示例
（本章小結(jié)）
（習(xí)題）

第5章　鎖存器、觸發(fā)器和寄存器
5.1　鎖存器
5.1.1　基本R-S鎖存器
5.1.2　選通D鎖存器

5.2　D觸發(fā)器
5.2.1　從總體的角度觀察D觸發(fā)器
5.2.2　D觸發(fā)器和D鎖存器的比較
5.2.3　帶使能控制的D觸發(fā)器

5.3　主從D觸發(fā)器
5.4　其他類型的觸發(fā)器
5.4.1　T觸發(fā)器
5.4.2　JK觸發(fā)器
5.5　寄存器
5.6　設(shè)計(jì)示例
（本章小結(jié)）
（習(xí)題）

第6章　同步時(shí)序電路
6.1　同步時(shí)序電路概述
6.2　同步時(shí)序電路的設(shè)計(jì)
6.2.1　狀態(tài)圖和狀態(tài)表
6.2.2　狀態(tài)分配
6.2.3　確定激勵(lì)函數(shù)和輸出函數(shù)
6.2.4　VHDL行為描述與使用EDA工具設(shè)汁

6.3　狀態(tài)化簡
6.3.1　完全規(guī)定的有限狀態(tài)機(jī)和不完全規(guī)定的有限狀態(tài)機(jī)
6.3.2　狀態(tài)化簡算法
6.4　同步時(shí)序電路中的競爭和險(xiǎn)象
第7章　異步時(shí)序電路
第8章　數(shù)字系統(tǒng)設(shè)計(jì)
附錄A：DEA工具Quartus Ⅱ簡介
附錄B：硬件描述語言VHDL簡介
參考文獻(xiàn)