編輯推薦:　　《國(guó)外電子與通信教材系列：數(shù)字設(shè)計(jì)與Verilog實(shí)現(xiàn)（第五版）》是國(guó)外經(jīng)典的一本著作，作者是業(yè)界非常有名的一位教授，出版過(guò)數(shù)字系統(tǒng)方面的多部著作。本書(shū)結(jié)構(gòu)嚴(yán)謹(jǐn)，注重理論與實(shí)踐的結(jié)合。在國(guó)外再版過(guò)多次，是一本難得的數(shù)字電路設(shè)計(jì)方面的優(yōu)秀教材。

內(nèi)容簡(jiǎn)介:　　《國(guó)外電子與通信教材系列：數(shù)字設(shè)計(jì)與Verilog實(shí)現(xiàn)（第五版）》是一本系統(tǒng)介紹數(shù)字電路設(shè)計(jì)的教材，旨在教會(huì)讀者關(guān)于數(shù)字設(shè)計(jì)的基本概念?！秶?guó)外電子與通信教材系列：數(shù)字設(shè)計(jì)與Verilog實(shí)現(xiàn)（第五版）》共分12章，內(nèi)容涉及數(shù)字系統(tǒng)和二進(jìn)制數(shù)、布爾代數(shù)與邏輯門(mén)，組合邏輯、同步時(shí)序邏輯、寄存器和計(jì)數(shù)器、存儲(chǔ)器和可編程邏輯設(shè)備、寄存器傳輸級(jí)設(shè)計(jì)、異步時(shí)序邏輯、數(shù)字集成電路、標(biāo)準(zhǔn)IC和FPGA實(shí)驗(yàn)、標(biāo)準(zhǔn)圖形符號(hào)等。全書(shū)結(jié)構(gòu)嚴(yán)謹(jǐn)，內(nèi)容深入淺出，緊密聯(lián)系實(shí)際，教輔資料齊全。

作者簡(jiǎn)介:　　 徐志軍，解放軍理工大學(xué)通信工程學(xué)院教授，碩士士生導(dǎo)師，研究領(lǐng)域?yàn)殡娐放c系統(tǒng)、系統(tǒng)設(shè)計(jì)等。尹廷輝，解放軍理工大學(xué)通信工程學(xué)院副教授。

目錄:第1章 數(shù)字系統(tǒng)與二進(jìn)制數(shù)
1.1 數(shù)字系統(tǒng)
1.2 二進(jìn)制數(shù)
1.3 數(shù)制的轉(zhuǎn)換
1.4 八進(jìn)制和十六進(jìn)制數(shù)
1.5 補(bǔ)碼
1.6 帶符號(hào)的二進(jìn)制數(shù)
1.7 二進(jìn)制碼
1.8 二進(jìn)制存儲(chǔ)與寄存器
1.9 二進(jìn)制邏輯
習(xí)題
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第2章 布爾代數(shù)和邏輯門(mén)
2.1 引言
2.2 基本定義
2.3 布爾代數(shù)的公理
2.4 布爾代數(shù)的基本定理和性質(zhì)
2.5 布爾函數(shù)
2.6 范式與標(biāo)準(zhǔn)式
2.7 其他邏輯運(yùn)算
2.8 數(shù)字邏輯門(mén)
2.9 集成電路
習(xí)題
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第3章 門(mén)電路化簡(jiǎn)
3.1 引言
3.2 圖形法化簡(jiǎn)
3.3 四變量卡諾圖
3.4 和之積式的化簡(jiǎn)
3.5 關(guān)條件
3.6 與非門(mén)和或非門(mén)實(shí)現(xiàn)
3.7 其他兩級(jí)門(mén)電路實(shí)現(xiàn)
3.8 異或函數(shù)
3.9 硬件描述語(yǔ)言
習(xí)題
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第4章 組合邏輯
4.1 引言
4.2 組合電路
4.3 分析步驟
4.4 設(shè)計(jì)步驟
4.5 二進(jìn)制加減器
4.6 十進(jìn)制加法器
4.7 二進(jìn)制乘法器
4.8 數(shù)值比較器
4.9 譯碼器
4.10 編碼器
4.11 數(shù)據(jù)選擇器
4.12 組合電路的HDL模型
習(xí)題
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第5章 同步時(shí)序邏輯
5.1 引言
5.2 時(shí)序電路
5.3 存儲(chǔ)元件： 鎖存器
5.4 存儲(chǔ)元件： 觸發(fā)器
5.5 鐘控時(shí)序電路分析
5.6 時(shí)序電路的可綜合HDL模型
5.7 狀態(tài)化簡(jiǎn)與分配
5.8 設(shè)計(jì)過(guò)程
習(xí)題
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第6章 寄存器和計(jì)數(shù)器
6.1 寄存器
6.2 移位寄存器
6.3 行波計(jì)數(shù)器
6.4 同步計(jì)數(shù)器
6.5 其他計(jì)數(shù)器
6.6 寄存器和計(jì)數(shù)器的HDL描述
習(xí)題
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第7章 存儲(chǔ)器和可編程邏輯器件
7.1 引言
7.2 隨機(jī)存取存儲(chǔ)器
7.3 存儲(chǔ)器譯碼
7.4 檢糾錯(cuò)
7.5 只讀存儲(chǔ)器
7.6 可編程邏輯陣列
7.7 可編程陣列邏輯
7.8 時(shí)序可編程器件
習(xí)題
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第8章 寄存器傳輸級(jí)設(shè)計(jì)
8.1 引言
8.2 寄存器傳輸級(jí)定義
8.3 HDL的寄存器傳輸級(jí)描述
8.4 算法狀態(tài)機(jī)（ASM）
8.5 設(shè)計(jì)舉例（ASMD流程圖）
8.6 設(shè)計(jì)舉例的HDL描述
8.7 時(shí)序二進(jìn)制乘法器
8.8 控制邏輯
8.9 二進(jìn)制乘法器的HDL描述
8.10 用數(shù)據(jù)選擇器進(jìn)行設(shè)計(jì)
8.11 競(jìng)爭(zhēng)設(shè)計(jì)（軟競(jìng)爭(zhēng)條件）
8.12 鎖存設(shè)計(jì)（為什么浪費(fèi)硅片？）
8.13 語(yǔ)言的其他特性
習(xí)題
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第9章 用標(biāo)準(zhǔn)IC和FPGA進(jìn)行實(shí)驗(yàn)
9.1 實(shí)驗(yàn)介紹
9.2 實(shí)驗(yàn)1： 二進(jìn)制和十進(jìn)制數(shù)
9.3 實(shí)驗(yàn)2： 數(shù)字邏輯門(mén)
9.4 實(shí)驗(yàn)3： 布爾函數(shù)化簡(jiǎn)
9.5 實(shí)驗(yàn)4： 組合電路
9.6 實(shí)驗(yàn)5： 代碼轉(zhuǎn)換
9.7 實(shí)驗(yàn)6： 使用數(shù)據(jù)選擇器進(jìn)行設(shè)計(jì)
9.8 實(shí)驗(yàn)7： 加法器和減法器
9.9 實(shí)驗(yàn)8： 觸發(fā)器
9.10 實(shí)驗(yàn)9： 時(shí)序電路
9.11 實(shí)驗(yàn)10： 計(jì)數(shù)器
9.12 實(shí)驗(yàn)11： 移位寄存器
9.13 實(shí)驗(yàn)12： 串行加法
9.14 實(shí)驗(yàn)13： 存儲(chǔ)器單元
9.15 實(shí)驗(yàn)14： 燈式手球
9.16 實(shí)驗(yàn)15： 時(shí)鐘脈沖發(fā)生器
9.17 實(shí)驗(yàn)16： 并行加法器和累加器
9.18 實(shí)驗(yàn)17： 二進(jìn)制乘法器
9.19 Verilog HDL模擬實(shí)驗(yàn)和使用FPGA的快速原型驗(yàn)證

第10章 標(biāo)準(zhǔn)圖形符號(hào)
10.1 矩形符號(hào)
10.2 限定符號(hào)
10.3 相關(guān)符號(hào)
10.4 組合部件符號(hào)
10.5 觸發(fā)器符號(hào)
10.6 寄存器符號(hào)
10.7 計(jì)數(shù)器符號(hào)
10.8 RAM符號(hào)
習(xí)題
參考文獻(xiàn)
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附錄A 半導(dǎo)體和CMOS集成電路
部分習(xí)題解答