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內(nèi)容簡介:　　《21世紀高等學校規(guī)劃教材·電子信息：EDA技術(shù)及應(yīng)用（第2版）》在編寫時突破傳統(tǒng)課程體系的制約，對課程體系等進行綜合改革，融入了本領(lǐng)域最新的科研與教學改革成果，確保課程的系統(tǒng)性與先進性，使之能更好地適應(yīng)21世紀人才培養(yǎng)模式的需要。教材的主要特點有：①創(chuàng)新性。本教材突破傳統(tǒng)的VHDL語言教學模式和流程，將普遍認為較難學習的VHDL用全新的教學理念和編排方式給出，并與EDA工程技術(shù)有機結(jié)合，達到了良好的教學效果，同時大大縮短了授課時數(shù)。全書以數(shù)字電路設(shè)計為基點，從實例的介紹中引出VHDL語句語法內(nèi)容，通過一些簡單、直觀、典型的實例，將VHDL中最核心、最基本的內(nèi)容解釋清楚，使讀者在很短的時間內(nèi)就能有效地把握VHDL的主干內(nèi)容，并付諸設(shè)計實踐。②系統(tǒng)性。本教材內(nèi)容全面，注重基礎(chǔ)，理論聯(lián)系實際，并使用大量圖表說明問題，編寫簡明精練、針對性強，設(shè)計實例都通過了編譯，設(shè)計文件和參數(shù)選擇都經(jīng)過驗證，便于讀者對內(nèi)容的理解和掌握。③實用性。
　　《21世紀高等學校規(guī)劃教材·電子信息：EDA技術(shù)及應(yīng)用（第2版）》注重實用、講述清楚、由淺入深，書中的實例具有很高的參考價值和實用價值，能夠使讀者掌握較多的實戰(zhàn)技能和經(jīng)驗。它既可作為高等院校電氣、自動化、計算機、通信、電子類專業(yè)的研究生、本科生的教材或參考書，也可供廣大ASIC設(shè)計人員和電子電路設(shè)計人員閱讀參考。

作者簡介:

目錄:第1章 eda技術(shù)概述
1.1 eda技術(shù)及其發(fā)展
1.1.1 eda技術(shù)含義
1.1.2 eda技術(shù)的發(fā)展歷程
1.1.3 eda技術(shù)的基本特征
1.2 eda技術(shù)的實現(xiàn)目標與asic設(shè)計
1.2.1 eda技術(shù)的實現(xiàn)目標
1.2.2 asic的特點與分類
1.2.3 asic的設(shè)計方法
1.2.4 ip核復(fù)用技術(shù)與soc設(shè)計
1.3 硬件描述語言
1.3.1 vhdl
1.3.2 verilog hdl
1.3.3 abel?hdl
1.3.4 vhdl和verilog hdl的比較
1.4 常用eda工具
1.4.1 設(shè)計輸入編輯器
1.4.2 綜合器
1.4.3 仿真器
1.4.4 適配器
1.4.5 編程下載
1.5 eda的工程設(shè)計流程
1.5.1 設(shè)計輸入
1.5.2 綜合
1.5.3 適配
1.5.4 時序仿真與功能仿真
1.5.5 編程下載
1.5.6 硬件測試
1.6 max+plus ⅱ集成開發(fā)環(huán)境
1.6.1 max+plus ⅱ簡介
1.6.2 軟件的安裝
1.6.3 軟件組成
1.6.4 設(shè)計流程
1.7 quartus ⅱ集成開發(fā)環(huán)境
1.7.1 quartus ⅱ簡介
1.7.2 quartus ⅱ 9.0軟件的安裝
1.7.3 quartus ⅱ 9.0圖形用戶界面介紹
1.8 eda技術(shù)發(fā)展趨勢
思考題與習題

第2章 可編程邏輯器件
2.1 可編程邏輯器件概述
2.1.1 pld發(fā)展歷程
2.1.2 目前流行可編程器件的特點
2.1.3 可編程邏輯器件的基本結(jié)構(gòu)和分類
2.1.4 pld相對于mcu的優(yōu)勢所在
2.2 cpld的結(jié)構(gòu)與工作原理
2.2.1 cpld的基本結(jié)構(gòu)
2.2.2 altera公司max7000系列cpld簡介
2.3 fpga的結(jié)構(gòu)與工作原理
2.3.1 fpga的基本結(jié)構(gòu)
2.3.2 cyclone ⅲ系列器件的結(jié)構(gòu)原理
2.4 可編程邏輯器件的測試技術(shù)
2.4.1 內(nèi)部邏輯測試
2.4.2 jtag邊界掃描
2.4.3 嵌入式邏輯分析儀
2.5 cpld/fpga的編程與配置
2.5.1 cpld在系統(tǒng)編程
2.5.2 fpga配置方式
2.5.3 fpga專用配置器件
2.5.4 使用單片機配置fpga
2.5.5 使用cpld配置fpga
2.6 cpld/fpga開發(fā)應(yīng)用選擇
思考題與習題

第3章 原理圖輸入設(shè)計方法
3.1 原理圖設(shè)計方法
3.1.1 內(nèi)附邏輯函數(shù)
3.1.2 編輯規(guī)則
3.1.3 原理圖編輯工具
3.1.4 原理圖編輯流程
3.1.5 設(shè)計項目的處理
3.1.6 設(shè)計項目的校驗
3.1.7 器件編程
3.2 1位全加器設(shè)計
3.2.1 建立文件夾
3.2.2 輸入設(shè)計項目和存盤
3.2.3 將設(shè)計項目設(shè)置成工程文件
3.2.4 選擇目標器件并編譯
3.2.5 時序仿真
3.2.6 引腳鎖定
3.2.7 編程下載
3.2.8 設(shè)計頂層文件
3.3 數(shù)字電子鐘設(shè)計
3.3.1 六十進制計數(shù)器設(shè)計
3.3.2 十二進制計數(shù)器設(shè)計
3.3.3 數(shù)字電子鐘頂層電路設(shè)計
3.4 利用lpm兆功能塊的電路設(shè)計
3.4.1 常用lpm兆功能塊
3.4.2 基于lpm_counter的數(shù)據(jù)分頻器設(shè)計
3.4.3 制作一個兆功能模塊
3.5 波形輸入設(shè)計
3.5.1 創(chuàng)建波形設(shè)計新文件并指定工程名稱
3.5.2 創(chuàng)建輸入、輸出和隱埋節(jié)點
3.5.3 編輯隱埋狀態(tài)機節(jié)點波形
3.5.4 編輯輸入和輸出節(jié)點波形
3.5.5 查看波形情況
3.5.6 保存文件并檢查錯誤
3.5.7 創(chuàng)建默認的功能模塊
思考題與習題

第4章 vhdl設(shè)計初步
4.1 概述
4.1.1 常用硬件描述語言簡介
4.1.2 vhdl的特點
4.1.3 vhdl程序設(shè)計約定
4.2 vhdl語言的基本單元及其構(gòu)成
4.2.1 2選1多路選擇器的vhdl描述
4.2.2 vhdl程序的基本結(jié)構(gòu)
4.2.3 實體
4.2.4 結(jié)構(gòu)體
4.3 vhdl文本輸入設(shè)計方法初步
4.3.1 項目建立與vhdl源文件輸入
4.3.2 將當前設(shè)計設(shè)定為工程
4.3.3 選擇vhdl文本編譯版本號和排錯
4.3.4 時序仿真
4.4 vhdl程序設(shè)計舉例
4.4.1 d觸發(fā)器的vhdl描述
4.4.2 1位二進制全加器的vhdl描述
4.4.3 4位加法計數(shù)器的vhdl描述
思考題與習題

第5章 vhdl設(shè)計進階
5.1 vhdl語言要素
5.1.1 vhdl文字規(guī)則
5.1.2 vhdl數(shù)據(jù)對象
5.1.3 vhdl數(shù)據(jù)類型
5.1.4 vhdl操作符
5.2 vhdl順序語句
5.2.1 賦值語句
5.2.2 轉(zhuǎn)向控制語句
5.2.3 wait語句
5.2.4 子程序調(diào)用語句
5.2.5 返回語句
5.2.6 null語句
5.2.7 其他語句
5.3 vhdl并行語句
5.3.1 進程語句
5.3.2 并行信號賦值語句
5.3.3 塊語句
5.3.4 并行過程調(diào)用語句
5.3.5 元件例化語句
5.3.6 生成語句
5.4 子程序
5.4.1 函數(shù)
5.4.2 重載函數(shù)
5.4.3 過程
5.4.4 重載過程
5.5 庫、程序包及其配置
5.5.1 庫
5.5.2 程序包
5.5.3 配置
5.6 vhdl描述風格
5.6.1 行為描述
5.6.2 數(shù)據(jù)流描述
5.6.3 結(jié)構(gòu)描述
5.7 常用單元的設(shè)計舉例
5.7.1 組合邏輯電路設(shè)計
5.7.2 時序邏輯電路設(shè)計
5.8 vhdl與原理圖混合設(shè)計方式
5.8.1 4位二進制計數(shù)器的vhdl設(shè)計
5.8.2 七段顯示譯碼器的vhdl設(shè)計
5.8.3 頂層文件原理圖設(shè)計
5.8.4 查看工程的層次結(jié)構(gòu)
思考題與習題

第6章 有限狀態(tài)機設(shè)計
6.1 概述
6.1.1 關(guān)于狀態(tài)機
6.1.2 狀態(tài)機的特點
6.1.3 狀態(tài)機的基本結(jié)構(gòu)和功能
6.2 一般有限狀態(tài)機的設(shè)計
6.2.1 一般有限狀態(tài)機的組成
6.2.2 設(shè)計實例
6.3 moore型狀態(tài)機的設(shè)計
6.3.1 多進程moore型有限狀態(tài)機
6.3.2 用時鐘同步輸出的moore型有限狀態(tài)機
6.4 mealy型有限狀態(tài)機的設(shè)計
6.4.1 多進程mealy型有限狀態(tài)機
6.4.2 用時鐘同步輸出信號的mealy型狀態(tài)機
6.5 狀態(tài)編碼
6.5.1 狀態(tài)位直接輸出型編碼
6.5.2 順序編碼
6.5.3 一位熱碼編碼
6.6 狀態(tài)機剩余狀態(tài)處理
思考題與習題

第7章 quartus ⅱ工具應(yīng)用初步
7.1 quartus ⅱ一般設(shè)計流程
7.2 quartus ⅱ設(shè)計實例
7.2.1 實例設(shè)計說明
7.2.2 模塊的層次劃分
7.2.3 創(chuàng)建工程
7.2.4 建立設(shè)計輸入文件
7.2.5 分析綜合
7.2.6 布局布線
7.2.7 建立約束重編譯
7.2.8 仿真
7.2.9 編程及配置
7.2.10 signaltap ⅱ邏輯分析儀實時測試

第8章 數(shù)字電子系統(tǒng)設(shè)計實踐
8.1 移位相加8位硬件乘法器設(shè)計
8.1.1 硬件乘法器的功能
8.1.2 硬件乘法器的設(shè)計思路
8.1.3 硬件乘法器的設(shè)計
8.1.4 硬件乘法器的波形仿真
8.2 十字路口交通管理器設(shè)計
8.2.1 交通管理器的功能
8.2.2 交通管理器的設(shè)計思路
8.2.3 交通管理器的設(shè)計
8.2.4 交通管理器的波形仿真
8.3 可編程定時/計數(shù)器設(shè)計
8.3.1 可編程定時/計數(shù)器的功能
8.3.2 可編程定時/計數(shù)器的設(shè)計思路
8.3.3 可編程定時/計數(shù)器的設(shè)計
8.3.4 可編程定時/計數(shù)器的波形仿真
8.4 智能函數(shù)發(fā)生器設(shè)計
8.4.1 智能函數(shù)發(fā)生器的功能
8.4.2 智能函數(shù)發(fā)生器的設(shè)計思路
8.4.3 智能函數(shù)發(fā)生器各模塊設(shè)計
8.4.4 智能函數(shù)發(fā)生器的波形仿真
8.5 數(shù)據(jù)采集系統(tǒng)設(shè)計
8.5.1 數(shù)據(jù)采集系統(tǒng)的功能
8.5.2 數(shù)據(jù)采集系統(tǒng)的設(shè)計思路
8.5.3 數(shù)據(jù)采集系統(tǒng)各模塊設(shè)計
8.5.4 數(shù)據(jù)采集系統(tǒng)的波形仿真
8.6 乒乓游戲機設(shè)計
8.6.1 乒乓游戲機的功能
8.6.2 乒乓游戲機的設(shè)計思路
8.6.3 乒乓游戲機各模塊設(shè)計
8.6.4 乒乓游戲機的波形仿真
8.7 數(shù)字頻率計設(shè)計
8.7.1 數(shù)字頻率計的功能
8.7.2 數(shù)字頻率計的設(shè)計思路
8.7.3 數(shù)字頻率計各模塊的設(shè)計和實現(xiàn)
8.7.4 數(shù)字頻率計的綜合設(shè)計
8.7.5 數(shù)字頻率計的波形仿真
8.8.3 層電梯控制器設(shè)計
8.8.13 層電梯控制器的功能
8.8.23 層電梯控制器的設(shè)計思路
8.8.33 層電梯控制器的綜合設(shè)計
8.8.43 層電梯控制器的波形仿真
8.9 計算器設(shè)計
8.9.1 計算器的功能
8.9.2 計算器的設(shè)計思路
8.9.3 計算器各模塊的設(shè)計和實現(xiàn)
8.9.4 計算器的綜合設(shè)計
8.9.5 計算器的波形仿真
8.10 健身游戲機設(shè)計
8.10.1 健身游戲機的功能
8.10.2 健身游戲機的設(shè)計思路
8.10.3 健身游戲機的綜合設(shè)計
8.10.4 健身游戲機的波形仿真
8.11crc校驗設(shè)計
8.11.1 crc校驗編碼原理
8.11.2 crc校驗設(shè)計實例
8.12 線性時不變fir濾波器設(shè)計
8.12.1 線性時不變?yōu)V波器原理
8.12.2 線性時不變?yōu)V波器設(shè)計流程
8.12.3 線性時不變?yōu)V波器設(shè)計實例
參考文獻