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內(nèi)容簡介:　　《數(shù)字系統(tǒng)原理與設計》分上、下兩篇： 上篇為數(shù)字電子技術(shù)基礎(chǔ)，共分為9章，分別是：數(shù)字系統(tǒng)概論，邏輯代數(shù)，集成邏輯門，組合邏輯電路，鎖存器和觸發(fā)器，時序邏輯電路，存儲器和可編程邏輯器件，脈沖波形的變換與產(chǎn)生，數(shù)/模和模/數(shù)轉(zhuǎn)換。下篇為硬件描述語言Verilog HDL，共分為7章，分別是：初步了解Verilog HDL，Verilog HDL模塊的結(jié)構(gòu)，Verilog HDL語言要素，運算符與表達式，Verilog HDL行為語句，Verilog HDL模型的不同抽象級別描述，Verilog HDL有限狀態(tài)機的設計。
　　《數(shù)字系統(tǒng)原理與設計》針對本科工程教育對數(shù)字系統(tǒng)原理與設計的教學要求而編寫。上篇著重闡述基本原理和基本概念等基礎(chǔ)知識，內(nèi)容由淺人深、循序漸進，便于自學。下篇注重應用能力的培養(yǎng)，介紹了傳統(tǒng)的數(shù)字系統(tǒng)設計方法和現(xiàn)代EDA設計方法，既有對基本邏輯器件的簡單硬件描述語言實例，又有用于數(shù)字系統(tǒng)設計的較為復雜實例。
　　另外，《數(shù)字系統(tǒng)原理與設計》每個章節(jié)均給出了豐富的例題、復習題。
　　《數(shù)字系統(tǒng)原理與設計》可作為高等院校電子信息類、電氣類、自動化類專業(yè)本科生教材，也可供相關(guān)工程技術(shù)人員學習和參考。

作者簡介:

目錄:上篇 數(shù)字電子技術(shù)基礎(chǔ)
第1章 數(shù)字系統(tǒng)概論
1．1 數(shù)字信號與數(shù)字系統(tǒng)
1．1．1 數(shù)字信號
1．1．2 數(shù)字系統(tǒng)
1．2 數(shù)制
1．2．1 二進制
1．2．2 八進制
1．2．3 十六進制
1．2．4 數(shù)制轉(zhuǎn)換
1．3 編碼
1．3．1 二—十進制代碼
1．3．2 格雷碼
1．4 二進制數(shù)的算術(shù)運算
習題
第2章 邏輯代數(shù)
2．1 邏輯代數(shù)基礎(chǔ)
2．1．1 基本邏輯運算
2．1．2 邏輯代數(shù)的基本定律
2．1．3 邏輯代數(shù)的基本規(guī)則
2．2 邏輯函數(shù)的化簡方法
2．2．1 邏輯函數(shù)的代數(shù)化簡法
2．2．2 邏輯函數(shù)的卡諾圖化簡法
習題
第3章 集成邏輯門
3．1 數(shù)字集成電路的分類
3．1．1 按半導體器件分類
3．1．2 按半導體規(guī)模分類
3．1．3 按電路功能分類
3．2 CMOS集成邏輯門
3．2．1 MOS管及其開關(guān)特性
3．2．2 CMOS反相器的工作原理
3．2．3 CMOS反相器的外部特性
3．3 TTL集成邏輯門
3．3．1 TTL與非門的工作原理
3．3．2 TTL邏輯門的輸入、輸出特性
3．3．3 三態(tài)門
3．3．4 集電極開路門
3．4 TTL邏輯門和CMOS邏輯門的接口電路
3．4．1 接口電路的用途及電平規(guī)范
3．4．2 TTL電路驅(qū)動CMOS電路
3．4．3 CMOS電路驅(qū)動TTL電路
3．5 集成邏輯門相關(guān)的幾個實際問題
3．5．1 正負邏輯問題
3．5．2 抗干擾措施
習題
第4章 組合邏輯電路
4．1 組合邏輯電路的分析
4．2 組合邏輯電路的設計
4．2．1 不含無關(guān)項的組合邏輯電路的設計
4．2．2 含無關(guān)項的組合邏輯電路的設計
4．3 常用中規(guī)模組合邏輯器件及應用
4．3．1 編碼器
4．3．2 譯碼器
4．3．3 數(shù)據(jù)選擇器
4．3．4 數(shù)值比較器
4．3．5 算術(shù)運算器
4．4 組合邏輯電路中的競爭冒險
4．4．1 產(chǎn)生競爭冒險的原因
4．4．2 競爭冒險的檢查方法
4．4．3 消除冒險現(xiàn)象的方法
習題
第5章 鎖存器和觸發(fā)器
5．1 鎖存器
5．1．1 基本SR（置位—復位）鎖存器
5．1．2 應用舉例
5．1．3 門控SR鎖存器
5．1．4 門控D鎖存器
5．2 邊沿觸發(fā)的觸發(fā)器
5．2．1 主從觸發(fā)器
5．2．2 維持阻塞觸發(fā)器
5．2．3 利用傳輸延遲的觸發(fā)器
5．2．4 異步預置輸入和清零輸入
5．3 觸發(fā)器的動態(tài)特性
5．4 觸發(fā)器的邏輯功能
5．4．1 SR觸發(fā)器
5．4．2 D觸發(fā)器
5．4．3 JK觸發(fā)器
5．4．4 T觸發(fā)器和T′觸發(fā)器
5．5 觸發(fā)器的應用
5．5．1 并行數(shù)據(jù)存儲
5．5．2 分頻
5．5．3 計數(shù)
習題
第6章 時序邏輯電路
6．1 時序邏輯電路的結(jié)構(gòu)與特點
6．2 時序電路邏輯功能的表述
6．2．1 邏輯方程組
6．2．2 狀態(tài)表
6．2．3 狀態(tài)圖
6．2．4 時序圖
6．3 同步時序邏輯電路的分析
6．3．1 分析同步時序邏輯電路的一般步驟
6．3．2 同步時序邏輯電路分析舉例
6．4 異步時序邏輯電路的分析
6．5 同步時序邏輯電路設計
6．5．1 設計同步時序邏輯電路的一般步驟
6．5．2 同步時序邏輯電路設計舉例
6．6 常用的時序邏輯電路器件
6．6．1 寄存器和移位寄存器
6．6．2 計數(shù)器
習題
第7章 存儲器和可編程邏輯器件
7．1 半導體存儲器基礎(chǔ)
7．1．1 存儲陣列
7．1．2 存儲器的基本操作
7．2 只讀存儲器
7．2．1 ROM電路的基本結(jié)構(gòu)
7．2．2 可擦除可編程只讀存儲器
7．2．3 ROM應用舉例
7．3 隨機存取存儲器
7．3．1 RAM的基本工作原理
7．3．2 RAM應用舉例
7．4 可編程邏輯器件
7．4．1 低密度可編程邏輯器件
7．4．2 高密度可編程邏輯器件
7．4．3 復雜可編程邏輯器件
7．4．4 現(xiàn)場可編程門陣列
7．4．5 可編程邏輯器件的開發(fā)
習題
第8章 脈沖波形的變換與產(chǎn)生
8．1 單穩(wěn)態(tài)觸發(fā)器
8．1．1 幾種類型的單穩(wěn)態(tài)觸發(fā)器
8．1．2 單穩(wěn)態(tài)觸發(fā)器的應用
8．2 施密特觸發(fā)器
8．2．1 施密特觸發(fā)器概述
8．2．2 幾種類型的施密特觸發(fā)器
8．2．3 施密特觸發(fā)器的應用
8．3 多諧振蕩器
8．3．1 多諧振蕩器概述
8．3．2 幾種類型的多諧振蕩器
8．45 55定時器電路
8．4．15 55定時器的結(jié)構(gòu)與工作原理
8．4．25 55定時器的應用
習題
第9章 數(shù)/模和模/數(shù)轉(zhuǎn)換
9．1 D/A轉(zhuǎn)換器
9．1．1 二進制權(quán)電阻網(wǎng)絡D/A轉(zhuǎn)換器
9．1．2 倒T電阻網(wǎng)絡D/A轉(zhuǎn)換器
9．1．3 權(quán)電流D/A轉(zhuǎn)換器
9．1．4 D/A轉(zhuǎn)換器的主要技術(shù)指標
9．1．5 D/A轉(zhuǎn)換器典型應用
9．2 A/D轉(zhuǎn)換器
9．2．1 A/D轉(zhuǎn)換器的基本組成
9．2．2 A/D轉(zhuǎn)換器的類型
9．2．3 A/D轉(zhuǎn)換器的主要技術(shù)指標
9．2．4 A/D轉(zhuǎn)換器典型應用
習題

下篇 硬件描述語言Verilog HDL
第10章 初步了解Verilog HDL
10．1 引言
10．2 Verilog HDL和VHDL比較
10．3 Verilog HDL的主要特點和功能
10．4 采用Verilog HDL的設計流程簡介
習題
第11章 Verilog HDL模塊的結(jié)構(gòu)
11．1 模塊聲明
11．2 端口定義
11．3 信號類型聲明
11．4 邏輯功能描述
11．5 模塊的調(diào)用
11．6 模塊的測試
習題
第12章 Verilog HDL語言要素
12．1 標識符
12．2 注釋符
12．3 值集合
12．4 數(shù)據(jù)類型
12．4．1 常量
12．4．2 變量
習題
第13章 運算符與表達式
13．1 算術(shù)運算符
13．2 關(guān)系運算符
13．3 等式運算符
13．4 邏輯運算符
13．5 位運算符
13．6 縮減運算符
13．7 條件運算符
13．8 移位運算符
13．9 位拼接運算符
13．10 優(yōu)先級別
習題
第14章 Verilog HDL行為語句
14．1 過程語句
14．1．1 initial過程語句
14．1．2 always過程語句
14．2 塊語句
14．2．1 順序塊
14．2．2 并行塊
14．2．3 塊語句的特點
14．3 賦值語句
14．3．1 連續(xù)賦值語句
14．3．2 過程賦值語句
14．4 條件語句
14．4．1 if語句
14．4．2 case語句
14．5 循環(huán)語句
14．5．1 forever語句
14．5．2 repeat語句
14．5．3 while語句
14．5．4 for語句
14．6 編譯預處理語句
14．6．1 宏替換'define
14．6．2 文件包含'include
14．6．3 時間尺度'timescale
14．6．4 條件編譯'ifdef、'else、'endif
14．7 任務與函數(shù)
14．7．1 任務與函數(shù)結(jié)構(gòu)之間的差異
14．7．2 任務
14．7．3 函數(shù)
14．7．4 常用的系統(tǒng)任務和函數(shù)
14．8 時延概念
習題
第15章 Verilog HDL模型的不同抽象級別描述
15．1 門級結(jié)構(gòu)描述
15．1．1 Verilog HDL內(nèi)置基本門
15．1．2 門結(jié)構(gòu)描述舉例
15．1．3 分層次的電路設計
15．2 行為描述
15．3 數(shù)據(jù)流描述
15．4 組合邏輯電路的Verilog建模
15．4．1 編碼器
15．4．2 譯碼器
15．4．3 數(shù)據(jù)選擇器
15．4．4 數(shù)值比較器
15．4．5 算術(shù)運算電路
15．4．6 ROM的設計
15．4．7 總線和總線操作
15．5 時序邏輯電路的Verilog建模
15．5．1 觸發(fā)器
15．5．2 移位寄存器
15．5．3 計數(shù)器
15．5．4 FIFO緩沖器
習題
第16章 Verilog HDL有限狀態(tài)機的設計
16．1 有限狀態(tài)機的Verilog描述
16．2 狀態(tài)編碼
16．2．1 常用的狀態(tài)編碼
16．2．2 狀態(tài)編碼的定義
16．3 有限狀態(tài)機設計要點
習題

參考文獻