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2020-01-10 11:35 來(lái)源：京東作者：京東

Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及實(shí)踐

內(nèi)容簡(jiǎn)介: 《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及實(shí)踐》介紹硬件描述語(yǔ)言Verilog HDL及電路設(shè)計(jì)方法，共11章，主要內(nèi)容包括： Verilog層次化設(shè)計(jì)、Verilog基本語(yǔ)法、Verilog行為描述、組合邏輯建模、時(shí)序邏輯建模、為級(jí)仿真模型建模、各層次Verilog描述形式與電路建模、任務(wù)和函數(shù)、編譯預(yù)處理、Verilog設(shè)計(jì)與綜合中的陷阱、異步設(shè)計(jì)與同步設(shè)計(jì)的時(shí)序分析。本書(shū)配套實(shí)驗(yàn)，提供電子課件和習(xí)題參考答案。 《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及實(shí)踐》可作為高等學(xué)校電子信息類(lèi)相關(guān)課程的教材，也可供相關(guān)工程技術(shù)人員學(xué)習(xí)參考。

目錄:第1章 verilog hdl層次化設(shè)計(jì) 1.1 一個(gè)簡(jiǎn)單的例子——4位全加器的設(shè)計(jì) 1.2 模塊和端口 1.2.1 模塊定義 1.2.2 端口定義 1.2.3 模塊實(shí)例化 1.3 層次化設(shè)計(jì)思想 1.4 testbench的概念 1.5 仿真和綜合 本章小結(jié) 思考與練習(xí) 第2章 verilog hdl基本語(yǔ)法 2.1 詞法約定 2.1.1 空白符 2.1.2 注釋 2.1.3 操作符 2.1.4 標(biāo)識(shí)符與關(guān)鍵字 2.2 數(shù)據(jù)類(lèi)型 2.2.1 邏輯值與常量 2.2.2 邏輯強(qiáng)度 2.2.3 線網(wǎng)類(lèi)型 2.2.4 變量類(lèi)型 2.2.5 向量 2.2.6 數(shù)組 2.2.7 參數(shù) 2.3 表達(dá)式 2.3.1 操作數(shù) 2.3.2 操作符 2.3.3 位寬處理 2.3.4 表達(dá)式的綜合 本章小結(jié) 思考與練習(xí) 第3章 verilog hdl行為描述 第4章組合邏輯建模 第5章時(shí)序邏輯建模 第6章行為級(jí)仿真模型建模 第7章各層次verilog hdl描述形式與電路建模 第8章任務(wù)和函數(shù) 第9章編譯預(yù)處理 第10章 verilog hdl設(shè)計(jì)與綜合中的陷阱 第11章異步設(shè)計(jì)與同步設(shè)計(jì)的時(shí)序分析 參考文獻(xiàn)

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