內(nèi)容簡(jiǎn)介:本書(shū)從用戶(hù)的角度全面闡述了Verilog HDL語(yǔ)言的重要細(xì)節(jié)和基本設(shè)計(jì)方法，并詳細(xì)介紹了Verilog 2001版的主要改進(jìn)部分。本書(shū)重點(diǎn)關(guān)注如何應(yīng)用Verilog語(yǔ)言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計(jì)和驗(yàn)證，而不僅僅講解語(yǔ)法。全書(shū)從基本概念講起，并逐漸過(guò)渡到編程語(yǔ)言接口以及邏輯綜合等高級(jí)主題。書(shū)中的內(nèi)容全部符合Verilog HDL IEEE 1364-2001標(biāo)準(zhǔn)。

作者簡(jiǎn)介:Samir Palnitkar目前是美國(guó)Jambo Systems公司總裁。Jambo Systems公司是一流的專(zhuān)用集成電路（ASIC）設(shè)計(jì)和驗(yàn)證服務(wù)公司，專(zhuān)門(mén)從事高級(jí)微處理器、網(wǎng)絡(luò)和通信芯片的設(shè)計(jì)服務(wù)。Palnitkar先生曾創(chuàng)辦一系列小型的高科技公司。

目錄:第一部分 Verilog基礎(chǔ)知識(shí)
第1章 Verilog HDL數(shù)字設(shè)計(jì)綜述 2
1．1 數(shù)字電路CAD技術(shù)的發(fā)展歷史 2
1．2 硬件描述語(yǔ)言的出現(xiàn) 2
1．3 典型設(shè)計(jì)流程 3
1．4 硬件描述語(yǔ)言的意義 4
1．5 VERILOG HDL的優(yōu)點(diǎn) 5
1．6 硬件描述語(yǔ)言的發(fā)展趨勢(shì) 5
第2章 層次建模的概念 7
2．1 設(shè)計(jì)方法學(xué) 7
2．2 四位脈動(dòng)進(jìn)位計(jì)數(shù)器 8
2．3 模塊 9
2．4 模塊實(shí)例 10
2．5 邏輯仿真的構(gòu)成 12
2．6 舉例 12
2．7 小結(jié) 15
2．8 習(xí)題 16
第3章 基本概念 17
3．1 詞法約定 17
3．2 數(shù)據(jù)類(lèi)型 20
3．3 系統(tǒng)任務(wù)和編譯指令 25
3．4 小結(jié) 29
3．5 習(xí)題 30
第4章 模塊和端口 31
4．1 模塊 31
4．2 端口 33
4．3 層次命名 38
4．4 小結(jié) 39
4．5 習(xí)題 39
第5章 門(mén)級(jí)建模 40
5．1 門(mén)的類(lèi)型 40
5．2 門(mén)延遲 50
5．3 小結(jié) 54
5．4 習(xí)題 55
第6章 數(shù)據(jù)流建模 56
6．1 連續(xù)賦值語(yǔ)句 56
6．2 延遲 58
6．3 表達(dá)式、操作符和操作數(shù) 59
6．4 操作符類(lèi)型 60
6．5 舉例 67
6．6 小結(jié) 74
6．7 習(xí)題 74
第7章 行為級(jí)建模 76
7．1 結(jié)構(gòu)化過(guò)程語(yǔ)句 76
7．2 過(guò)程賦值語(yǔ)句 79
7．3 時(shí)序控制 83
7．4 條件語(yǔ)句 88
7．5 多路分支語(yǔ)句 89
7．6 循環(huán)語(yǔ)句 91
7．7 順序塊和并行塊 94
7．8 生成塊 98
7．9 舉例 103
7．10小結(jié) 108
7．11 習(xí)題 109
第8章 任務(wù)和函數(shù) 112
8．1 任務(wù)和函數(shù)的區(qū)別 112
8．2 任務(wù) 113
8．3 函數(shù) 117
8．4 小結(jié) 121
8．5 習(xí)題 122
第9章 實(shí)用建模技術(shù) 123
9．1 過(guò)程連續(xù)賦值 123
9．2 改寫(xiě)（覆蓋）參數(shù) 125
9．3 條件編譯和執(zhí)行 127
9．4 時(shí)間尺度 130
9．5 常用的系統(tǒng)任務(wù) 131
9．6 小結(jié) 137
9．7 習(xí)題 138
第二部分 Verilog高級(jí)主題
第10章 時(shí)序和延遲 142
10．1 延遲模型的類(lèi)型 142
10．2 路徑延遲建模 145
10．3 時(shí)序檢查 151
10．4 延遲反標(biāo)注 153
10．5 小結(jié) 154
10．6 習(xí)題 154
第11章 開(kāi)關(guān)級(jí)建模 156
11．1 開(kāi)關(guān)級(jí)建模元件 156
11．2 舉例 160
11．3 小結(jié) 164
11．4 習(xí)題 165
第12章 用戶(hù)自定義原語(yǔ) 166
12．1 UDP的基礎(chǔ)知識(shí) 166
12．2 表示組合邏輯的UDP 168
12．3 表示時(shí)序邏輯的UDP 173
12．4 UDP表中的縮寫(xiě)符號(hào) 176
12．5 UDP設(shè)計(jì)指南 177
12．6 小結(jié) 178
12．7 習(xí)題 178
第13章 編程語(yǔ)言接口 180
13．1 PLI的使用 182
13．2 PLI任務(wù)的連接和調(diào)用 182
13．3 內(nèi)部數(shù)據(jù)表示 184
13．4 PLI庫(kù)子程序 185
13．5 小結(jié) 195
13．6 習(xí)題 196
第14章 使用Verilog HDL進(jìn)行邏輯綜合 197
14．1 什么是邏輯綜合 197
14．2 邏輯綜合對(duì)數(shù)字設(shè)計(jì)行業(yè)的影響 199
14．3 VERILOG HDL綜合 200
14．4 邏輯綜合流程 204
14．5 門(mén)級(jí)網(wǎng)表的驗(yàn)證 210
14．6 邏輯綜合建模技巧 212
14．7 時(shí)序電路綜合舉例 217
14．8 小結(jié) 224
14．9 習(xí)題 224
第15章 高級(jí)驗(yàn)證技術(shù) 226
15．1 傳統(tǒng)的驗(yàn)證流程 226
15．2 斷言檢查 234
15．3 形式化驗(yàn)證 235
15．4 小結(jié) 237
第三部分 附 錄
附錄A 強(qiáng)度建模和高級(jí)線(xiàn)網(wǎng)類(lèi)型定義 240
附錄B PLI子程序清單 243
附錄C 關(guān)鍵字、系統(tǒng)任務(wù)和編譯指令 259
附錄D 形式化語(yǔ)法定義 261
附錄E Verilog有關(guān)問(wèn)題解答 290
附錄F Verilog舉例 293
參考文獻(xiàn) 303
譯者后記 304