編輯推薦:　　本書可作為高等學(xué)校電子電氣信息類、儀器儀表類、自動化類及其他相近專業(yè)本、?？粕嚓P(guān)課程的教材和參考書，也可供相關(guān)專業(yè)的工程技術(shù)人員和各種EDA技術(shù)培訓(xùn)班學(xué)員學(xué)習(xí)、參考使用。

內(nèi)容簡介:　　本書作為普通高等教育“十一五”國家級規(guī)劃教材，是一本應(yīng)用性、實(shí)踐性很強(qiáng)的技術(shù)基礎(chǔ)課教材。全書涉及了有關(guān)可編程器件EDA技術(shù)的所有應(yīng)用技術(shù)，并通過例題和設(shè)計(jì)實(shí)驗(yàn)向讀者提供了技術(shù)學(xué)習(xí)的指導(dǎo)。在內(nèi)容的組織和編寫風(fēng)格上，力求做到結(jié)合新穎而詳盡的設(shè)計(jì)實(shí)例，深入淺出，信息量大，注重實(shí)踐和設(shè)計(jì)技巧，使電類專業(yè)學(xué)生、工程技術(shù)人員使用本書迅速進(jìn)入EDA領(lǐng)域，掌握從事電子系統(tǒng)設(shè)計(jì)工作所必備的基本能力和技能，并通過大量的設(shè)計(jì)實(shí)例和綜合設(shè)計(jì)使不同層面的讀者提高其EDA技術(shù)應(yīng)用水平。
　　本書共分6章，包括EDA技術(shù)概述、可編程邏輯器件與數(shù)字系統(tǒng)的設(shè)計(jì)、MAX+plusⅡ軟件的應(yīng)用、QuartusⅡ軟件的應(yīng)用、VHDL設(shè)計(jì)基礎(chǔ)和EDA綜合設(shè)計(jì)。附錄部分介紹了相關(guān)EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的硬件配置、軟件資源等，供讀者參考。
　　本書可作為高等學(xué)校電子電氣信息類、儀器儀表類、自動化類及其他相近專業(yè)本、?？粕嚓P(guān)課程的教材和參考書，也可供相關(guān)專業(yè)的工程技術(shù)人員和各種EDA技術(shù)培訓(xùn)班學(xué)員學(xué)習(xí)、參考使用。

作者簡介:　　

目錄:前言
第1章　EDA技術(shù)概述
1.1　EDA技術(shù)的發(fā)展及其未來
1.1.1　EDA技術(shù)的發(fā)展進(jìn)程
1.1.2　未來的EDA技術(shù)

1.2　EDA技術(shù)的構(gòu)成要素及實(shí)驗(yàn)
1.2.1　EDA技術(shù)的構(gòu)成要素
1.2.2　EDA技術(shù)與實(shí)驗(yàn)

1.3　EDA軟件系統(tǒng)的構(gòu)成
1.3.1　EDA軟件的分類
1.3.2　EDA軟件系統(tǒng)的構(gòu)成

1.4　EDA與傳統(tǒng)電子設(shè)計(jì)的比較
1.4.1　傳統(tǒng)的電子設(shè)計(jì)方法
1.4.2　EDA電子設(shè)計(jì)方法

1.5　基于可編程器件的EDA技術(shù)設(shè)計(jì)流程
1.5.1　設(shè)計(jì)準(zhǔn)備
1.5.2　設(shè)計(jì)輸入－源程序的編輯和編譯
1.5.3　設(shè)計(jì)實(shí)現(xiàn)
1.5.4　器件編程與配置
1.5.5　設(shè)計(jì)驗(yàn)證
思考與練習(xí)

第2章　可編程邏輯器件與數(shù)字系統(tǒng)的設(shè)計(jì)
2.1　可編程邏輯器件概述
2.1.1　可編程邏輯器件的發(fā)展與應(yīng)用
2.1.2　復(fù)雜可編程邏輯器件（CPLD）的基本原理一
2.1.3　現(xiàn)場可編程門陣列（FPGA）的基本原理
2.1.4　在系統(tǒng)可編程（ISP）技術(shù)與ispLSI邏輯器件
2.1.5　CPLD和FPGA的選用

2.2　Ahera系列可編程邏輯器件
2.2.1　Ahera系列器件的性能特點(diǎn)與分類
2.2.2　Ahera系列器件MAX7000的結(jié)構(gòu)和原理
2.2.3　Altera系列器件FLEX10K的結(jié)構(gòu)和原理
2.2.4　Ahera系列器件ACEX1K的結(jié)構(gòu)和原理
2.2.5　Ahera系列器件APEX20K的結(jié)構(gòu)和原理
2.2.6　邊界掃描測試技術(shù)

2.3　Ahera低成本FPGA－Cyclone系列
2.3.1　Cyclone系列器件
2.3.2　cyclone器件平面布局圖
2.3.3　Cyclone器件內(nèi)部資源

2.4　基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)
2.4.1　數(shù)字系統(tǒng)的基本模型與設(shè)計(jì)過程
2.4.2　數(shù)字系統(tǒng)的設(shè)計(jì)方法
2.4.3　基于FPGA/CPLD數(shù)字系統(tǒng)的設(shè)計(jì)規(guī)則
思考與練習(xí)

第3章　MAX+plusⅡ軟件的應(yīng)用
3.1　MAX+plusⅡ概述
3.1.1　MAX+plusⅡ簡介
3.1.2　工具按鈕的使用

3.2　MAX+plusⅡ的基本操作
3.2.1　MAX+plusⅡ的安裝
3.2.2　MAX+plusⅡ的第一次運(yùn)行
3.2.3　MAX+plusⅡ的設(shè)計(jì)流程

3.3　MAX+plusⅡ的設(shè)計(jì)輸入方法
3.3.1　圖形輸入
3.3.2　文本輸人
3.3.3　波形輸入
3.3.4　MAX+plusⅡ的層次化設(shè)計(jì)

3.4　MAX+plusⅡ的設(shè)計(jì)處理過程
3.4.1　設(shè)計(jì)項(xiàng)目的建立與設(shè)計(jì)輸入
3.4.2　設(shè)計(jì)項(xiàng)目的編譯
3.4.3　設(shè)計(jì)項(xiàng)目的仿真
3.4.4　定時(shí)分析
3.4.5　器件編程

3.5　MAX+plusⅡ的提高
3.5.1　MAX+plusⅡ基本符號庫的使用
3.5.2　MAX+plusⅡ參數(shù)化兆功能模塊庫LPM的使用
3.5.3　自定義參數(shù)化兆功能模塊
3.5.4　編輯邏輯功能符號
3.5.5　添加用戶符號庫
思考與練習(xí)

實(shí)驗(yàn)
實(shí)驗(yàn)3－1　半加器和全加器的原理圖設(shè)計(jì)
實(shí)驗(yàn)3－2　8位加法器的原理圖設(shè)計(jì)
實(shí)驗(yàn)3－3　4－16譯碼器的原理圖設(shè)計(jì)
實(shí)驗(yàn)3－4　六十進(jìn)制計(jì)數(shù)器的原理圖設(shè)計(jì)
實(shí)驗(yàn)3－5　節(jié)拍脈沖發(fā)生器的原理圖設(shè)計(jì)
實(shí)驗(yàn)3－6　16位乘法器的原理圖設(shè)計(jì)

第4章　QuartusⅡ軟件的應(yīng)用
4.1　QuartusⅡ概述
4.1.1　QuartusⅡ的特點(diǎn)
4.1.2　QuartusⅡ的設(shè)計(jì)流程

4.2　QuartusⅡ的基本操作
4.2.1　QuartusⅡ軟件的安裝
4.2.2　QuartusⅡ軟件的基本操作

4.3　QuartusⅡ的設(shè)計(jì)輸入
4.3.1　圖形編輯輸入
4.3.2　文本編輯輸入
4.3.3　QuartusⅡ軟件宏功能模塊的使用

4.4　QuartusⅡ軟件的綜合與編譯
4.4.1　QuartusⅡ軟件編譯器的設(shè)置
4.4.2　QuartusⅡ軟件的布局布線
4.4.3　設(shè)計(jì)文件的編譯
4.4.4　使用第三方EDA綜合工具

4.5　QuartusⅡ的仿真
4.5.1　波形仿真文件的建立
4.5.2　QuartusⅡ軟件仿真器的設(shè)置
4.5.3　設(shè)計(jì)文件的仿真

4.6　QuartusⅡ的時(shí)序分析
4.6.1　時(shí)序分析器簡介
4.6.2　標(biāo)準(zhǔn)時(shí)序分析的設(shè)置
4.6.3　時(shí)序分析的運(yùn)行

4.7　QuartusⅡ的編程及配置
4.7.1　QuartusⅡ器件編程的基本流程
4.7.2　QuartusⅡ軟件的器件編程

4.8　QuartusⅡ的常用輔助設(shè)計(jì)工具的使用
4.8.1　分配編輯器
4.8.2　時(shí)序收斂平面布局規(guī)劃器
4.8.3　邏輯鎖定
4.8.4　芯片編輯器（Chip Editor）
4.8.5　網(wǎng)絡(luò)列表查看
思考與練習(xí)
實(shí)驗(yàn)
實(shí)驗(yàn)4－1　QuartusⅡ軟件原理圖輸入設(shè)計(jì)法
實(shí)驗(yàn)4－2　QuartusⅡ軟件VHDL文本輸入設(shè)計(jì)法

第5章　VHDL設(shè)計(jì)基礎(chǔ)
5.1　VHDL概述
5.1.1　硬件描述語言簡介
5.1.2　VHDL的特點(diǎn)

5.2　VHDL程序結(jié)構(gòu)
5.2.1　VHDL程序的基本結(jié)構(gòu)與程序設(shè)計(jì)舉例
5.2.2　實(shí)體說明
5.2.3　結(jié)構(gòu)體與結(jié)構(gòu)體的描述
5.2.4　程序包
5.2.5　庫

5.3　VHDL的基本數(shù)據(jù)類型
5.3.1　數(shù)據(jù)對象
5.3.2　數(shù)據(jù)類型
5.3.3　標(biāo)識符
5.3.4　運(yùn)算符
5.3.5　VHDL屬性

5.4　VHDL的基本描述語句
5.4.1　順序語句
5.4.2　并行語句

5.5　子程序
5.5.1　函數(shù)的定義與引用
5.5.2　過程的定義與引用
5.5.3　子程序重載

5.6　基本邏輯電路設(shè)計(jì)
5.6.1　組合邏輯電路的設(shè)計(jì)
5.6.2　時(shí)序邏輯電路的設(shè)計(jì)

5.7　狀態(tài)機(jī)的VHDL設(shè)計(jì)
5.7.1　狀態(tài)機(jī)的基本結(jié)構(gòu)和功能
5.7.2　摩爾（MOORE）狀態(tài)機(jī)的VHDL設(shè)計(jì)
5.7.3　米立（MEALX）狀態(tài)機(jī)的VHDL設(shè)計(jì)
5.7.4　狀態(tài)機(jī)的VHDL設(shè)計(jì)實(shí)例
思考與練習(xí)

第6章　EDA綜合設(shè)計(jì)
6.1　數(shù)字電路綜合設(shè)計(jì)實(shí)例
6.2　計(jì)算機(jī)接口設(shè)計(jì)實(shí)例
6.3　數(shù)?；旌想娐吩O(shè)計(jì)實(shí)例
思考與練習(xí)

附錄　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)
一、EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本硬件配置
二、配套開發(fā)軟件資源
三、部分硬件接口板原理
四、設(shè)計(jì)指導(dǎo)與注意事項(xiàng)
參考文獻(xiàn)