內(nèi)容簡介:　　《基于FPGA的數(shù)字系統(tǒng)設(shè)計與實踐/電子信息科學與工程類專業(yè)規(guī)劃教材》內(nèi)容分為基礎(chǔ)篇和綜合實踐篇兩部分，基礎(chǔ)篇細致地講解了FPGA開發(fā)過程中使用的硬件描述語言VHDL、設(shè)計軟件Quartus II 8.0、專業(yè)仿真工具 Modelsim 6.0的使用，并對設(shè)計綜合實驗平臺、常用基本器件的設(shè)計做了介紹；為了幫助讀者更好地理解和掌握相關(guān)理論知識，在綜合實踐篇中介紹了FPGA開發(fā)常用的設(shè)計方法，包括消除毛刺設(shè)計技巧、觸發(fā)器、鎖存器、時延電路、時鐘設(shè)計等典型的基礎(chǔ)入門實例，同時，提供了矩陣鍵盤掃描接口設(shè)計等4個綜合設(shè)計實例，以及基于Avalon總線的PWM控制器等3個面向SOPC的嵌入式項目開發(fā)實例。
　　《基于FPGA的數(shù)字系統(tǒng)設(shè)計與實踐/電子信息科學與工程類專業(yè)規(guī)劃教材》的配套教學資源中包含了各章節(jié)的電子教案、習題參考答案，豐富的實例原圖文件和程序源代碼，以及程序執(zhí)行步驟和結(jié)果分析。讀者通過舉一反三，即可輕松地將其應(yīng)用于自己的工作和課題研究中。

目錄:第1章 概述
1．1 CPLD/ FPGA簡介
1．1．1 CPLD/FPGA的結(jié)構(gòu)與工作原理
1．1．2 CPLD/FPGA的發(fā)展趨勢
1．2 CPLD/FPGA產(chǎn)品概述
1．2．1 Lattice的CPLD器件系列
1．2．2 Xilinx的CPLD/FPGA器件系列
1．2．3 Altera的CPLD/FPGA器件系列
1．2．4 Altera的FPGA配置方式與配置器件
習題與思考題
第2章 VHDL語言基礎(chǔ)
2．1 硬件描述語言特點
2．2 VHDL程序基本結(jié)構(gòu)
2．3 VHDL程序主要構(gòu)件
2．3．1 庫
2．3．2 實體
2．3．3 結(jié)構(gòu)體
2．3．4 包集合
2．3．5 配置
2．4 VHDL數(shù)據(jù)類型
2．4．1 標準數(shù)據(jù)類型
2．4．2 IEEE定義的邏輯位與矢量
2．4．3 用戶自定義數(shù)據(jù)類型
2．4．4 數(shù)據(jù)類型轉(zhuǎn)換
2．5 運算符
2．5．1 算術(shù)運算符
2．5．2 邏輯運算符
2．5．3 關(guān)系運算符
2．5．4 其他運算符
2．5．5 運算優(yōu)先級
2．6 VHDL數(shù)據(jù)對象
2．6．1 常量
2．6．2 變量
2．6．3 信號
2．6．4 信號與變量的比較
2．7 VHDL基本語句
2．7．1 并行語句
2．7．2 順序語句
2．7．3 屬性描述語句
2．8 測試基準
2．9 其他語句和有關(guān)規(guī)定的說明
2．9．1 命名規(guī)則和注解的標記
2．9．2 ATTRIBUTE（屬性）描述與定義
2．9．3 GENERATE語句
2．10 VHDL程序的其他構(gòu)件
2．10．1 塊
2．10．2 函數(shù)
2．10．3 過程
2．10．4 程序包
2．11 結(jié)構(gòu)體的描述方法
習題與思考題
第3章 項目開發(fā)環(huán)境介紹
3．1 軟件平臺
3．1．1 系統(tǒng)設(shè)計軟件Quartus II 8．0
3．1．2 ModelSim 6．0仿真工具
3．1．3 Nios II IDE 8．0 軟件集成環(huán)境
3．2 硬件平臺
3．2．1 DE2平臺介紹
3．2．2 DE2板上資源及硬件布局
3．2．3 DE2原理
3．2．4 DE2平臺的開發(fā)環(huán)境
3．2．5 DE2開發(fā)板測試說明
習題與思考題
第4章 常用基本器件設(shè)計
4．1 寄存器設(shè)計
4．1．1 寄存器原理圖設(shè)計
4．1．2 寄存器工作原理
4．1．3 寄存器程序描述
4．1．4 寄存器仿真
4．2 移位運算器設(shè)計
4．2．1 移位運算器原理圖設(shè)計
4．2．2 移位運算器程序描述
4．2．3 移位運算器仿真
4．3 加減法運算器設(shè)計
4．3．1 加減法單元原理圖設(shè)計
4．3．2 加減單元編碼
4．3．3 多位加減法單元連接
4．3．4 加減法運算器原理圖設(shè)計
4．3．5 加減法運算器程序描述
4．3．6 加減法運算器仿真
4．4 乘法器設(shè)計
4．4．1 乘法陣列原理圖設(shè)計
4．4．2 乘法陣列編碼
4．4．3 有符號數(shù)乘法運算器
4．5 同步計數(shù)器設(shè)計
4．5．1 設(shè)備同步工作
4．5．2 程序計數(shù)器
4．5．3 通用計數(shù)器
4．6 節(jié)拍器設(shè)計
4．6．1 節(jié)拍器電路設(shè)計
4．6．2 節(jié)拍器程序描述
4．6．3 節(jié)拍器工作原理
4．7 譯碼器設(shè)計
4．7．1 譯碼器電路設(shè)計
4．7．2 譯碼器程序描述
4．7．3 選擇與通斷控制電路
4．8 標志線設(shè)計
4．8．1 累加器標志線設(shè)計
4．8．2 數(shù)據(jù)監(jiān)測標志設(shè)計
4．9 存儲器設(shè)計
4．9．1 地址譯碼器電路設(shè)計
4．9．2 存儲單元設(shè)計
4．9．3 包含256個存儲單元的存儲器設(shè)計
習題與思考題
綜合實踐篇
第5章 FPGA開發(fā)常用設(shè)計方法
5．1 消除毛刺
5．2 幾種邏輯器件及信號處理方法
5．2．1 觸發(fā)器及鎖存器
5．2．2 消除及置位信號處理
5．3 FPGA中的同步設(shè)計
5．4 FPGA時延電路產(chǎn)生及用法
5．5 FPGA中的時鐘設(shè)計
5．5．1 全局時鐘
5．5．2 門控制時鐘
5．5．3 多級邏輯時鐘
5．5．4 行波時鐘
5．5．5 多時鐘系統(tǒng)
5．6 FPGA電路優(yōu)化方法
習題與思考題
第6章 綜合數(shù)字系統(tǒng)實例
6．1 矩陣鍵盤掃描接口設(shè)計
6．1．1 實例內(nèi)容說明
6．1．2 設(shè)計思路與原理
6．1．3 程序設(shè)計與驗證
6．1．4 實例總結(jié)
6．2 交通燈控制的設(shè)計
6．2．1 實例內(nèi)容說明
6．2．2 設(shè)計思路與原理
6．2．3 程序設(shè)計與注釋
6．2．4 實例總結(jié)
6．3 6層電梯控制器的設(shè)計
6．3．1 實例內(nèi)容說明
6．3．2 設(shè)計思路與原理
6．3．3 程序設(shè)計與驗證
6．3．4 實例總結(jié)
6．4 快速傅里葉變換FFT處理器的設(shè)計
6．4．1 FFT算法特點
6．4．2 旋轉(zhuǎn)因子算法
6．4．3 蝶形處理器
6．4．4 實例總結(jié)
習題與思考題
第7章 面向SOPC的FPGA設(shè)計實例
7．1 SOPC系統(tǒng)設(shè)計流程
7．2 基于Avalon總線的PWM控制器
7．2．1 實例介紹
7．2．2 設(shè)計思路與原理
7．2．3 硬件設(shè)計
7．2．4 軟件設(shè)計
7．2．5 實例總結(jié)
7．3 基于SOPC的SD卡音樂播放器
7．3．1 實例介紹
7．3．2 設(shè)計思路與原理
7．3．3 硬件設(shè)計
7．3．4 軟件設(shè)計
7．3．5 實例總結(jié)
7．4 基于AES算法的實時加/解密系統(tǒng)
7．4．1 實例介紹
7．4．2 設(shè)計思路與原理
7．4．3 硬件設(shè)計
7．4．4 軟件設(shè)計與綜合測試
7．4．5 實例總結(jié)
習題與思考題
附錄A
參考文獻